[发明专利]一种引线框架的制作方法有效
申请号: | 202111339289.6 | 申请日: | 2021-11-12 |
公开(公告)号: | CN113782453B | 公开(公告)日: | 2022-02-08 |
发明(设计)人: | 邵冬冬 | 申请(专利权)人: | 深圳中科四合科技有限公司 |
主分类号: | H01L21/48 | 分类号: | H01L21/48;H01L23/495 |
代理公司: | 深圳倚智知识产权代理事务所(普通合伙) 44632 | 代理人: | 霍如肖 |
地址: | 518000 广东省深圳市龙华区观*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 引线 框架 制作方法 | ||
本发明实施例公开了一种引线框架的制作方法和引线框架结构,包括:在框架基材的表面设置第一抗镀层,对第一抗镀层的曝光、显影获得第一凹槽;通过电镀、化学沉积或溅射加成法填充第一凹槽,获得第一凸台;在第一凸台和第一抗镀层上设置第二抗镀层,对第二抗镀层的曝光、显影获得第二凹槽,第二凹槽位于第一凸台的上部,第二凹槽的局部位于第一抗镀层的上部;通过电镀、化学沉积或溅射加成法填充第二凹槽,在第一凸台上形成盖帽结构;去除第一抗镀层和第二抗镀层,盖帽结构、第一凸台和框架基材构成工字型结构,能够增大引线框架与塑封体结合的结合面,降低引线框架与塑封体之间的应力,增强引线框架与塑封体的结合力,降低分层和产生裂纹的概率。
技术领域
本发明涉及封装技术领域,具体涉及一种引线框架的制作方法。
背景技术
框架在半导体封装领域应用非常广泛,作为芯片封装载体,借助键合材料实现封装体内外芯片和电路的电气互连。
传统框架的减法蚀刻加工技术,框架基材1与芯片承载凸台4结合,大多构成类似倒T型结构(如图1~2所示),当半导体封装加工制程控制存在缺失(比如材料表面氧化、塑封参数异常等)时,(如图2~3所示)所示的几字形框架5与塑封体3的接触面-几字形接触面51在应力作用下容易分层开裂,从而影响产品良率及质量。
发明内容
本发明实施例提供了一种引线框架的制作方法,增强引线框架与塑封体的结合力,降低分层和产生裂纹的概率。
一种引线框架的制作方法,包括:
步骤A.在框架基材的表面设置第一抗镀层,对第一抗镀层的曝光、显影获得第一凹槽;
步骤B.加成法增层,通过电镀、化学沉积或溅射加成法填充第一凹槽,获得第一凸台;
步骤C.在第一凸台和第一抗镀层上设置第二抗镀层,对第二抗镀层的曝光、显影获得第二凹槽,第二凹槽位于第一凸台的上部,第二凹槽的局部位于第一抗镀层的上部;
步骤D.加成法增层,通过电镀、化学沉积或溅射加成法填充第二凹槽,在第一凸台上形成盖帽结构;
步骤E.去除第一抗镀层和第二抗镀层。
优选的,步骤A之后,步骤B之前还包括:
步骤A1.采用射频Plasma等离子加工,对第一凹槽的开口内壁进行处理,增大其粗糙度;控制第一凹槽的侧壁粗糙度范围:Rz=2~3μm,Ra=0.2~0.3μm。
优选的,步骤C之后,步骤D之前还包括:
步骤C1.采用介质阻挡DBD型等离子加工,对第二凹槽的开口内壁进行表面张力改善及亲水性改善处理;介质阻挡型等离子对抗镀材料进行处理,两种抗镀材料(第一抗镀层和第二抗镀层)连接的角落处表面张力改善及亲水性改善,保证电镀或其他药水充分渗透及交换,确保电镀质量。
对第一抗镀层和第二抗镀层结合处的角落进行采用介质阻挡DBD型等离子加工的强度比其它部分大10%以上,处理时间比其他部分长10%以上。
优选的,步骤D包括:
步骤D1.加成法增层,通过电镀、化学沉积或溅射加成法填充第二凹槽,在第一凸台上形成盖帽结构的第一金属层;
步骤D2.加成法增层,通过电镀、化学沉积或溅射加成法填充第二凹槽,在第一金属层上形成盖帽结构的第二金属层;
第一金属层的强度和硬度大于第二金属层的强度和硬度。
第一金属层为金层、镍钯金层或镍层,第二金属层为铜层。
优选的,步骤D包括:
控制第二凹槽的内壁的粗糙度范围:Rz=2~3μm,Ra=0.2~0.3μm;
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造