[发明专利]半导体存储装置及其制备方法

说明书

本申请公开一种半导体存储装置及其制备方法，能够满足制造微小线宽图案的分辨率需求或制作工艺需求。半导体存储装置的制备方法包括以下步骤：提供衬底，上表面形成有导电结构层；图形化导电结构层，从而形成包括第一图案结构的第一导电结构，第一图案结构沿第一方向延伸，在垂直于第一方向的第二方向上具有第一宽度，第一图案结构还包括末端导电结构，末端导电结构包括沿第一方向依次设置的内侧加宽部以及外侧加宽部，分别用于沿第三方向延伸第一图案结构，以及沿第四方向延伸第一图案结构，且第三方向和第四方向均非平行于第一方向。

技术领域

本申请涉及半导体器件领域，具体涉及半导体存储装置及其制备方法。

背景技术

在半导体制作工艺中，一些微结构的制造，需要在半导体基材/膜层、介电材料层或金属材料层等适当的基材或材料层中，利用光刻及蚀刻等制作工艺，形成具有精确尺寸的微小图案。为达到此目的，在传统的半导体技术中，在目标材料层之上形成掩模层(masklayer)，以便先在所述掩模层中形成/定义这些微小图案，随后将所述等图案转移至目标膜层。一般而言，掩模层例如是通过光刻制作工艺形成的图案化光致抗蚀剂层，和/或利用所述图案化光致抗蚀剂层形成的图案化掩模层。

随着集成电路的复杂化，这些微小图案的尺寸不断地减小，结构亦不断地变化，所以用来产生特征图案的设备就必须满足制作工艺分辨率及叠对准确度(overlayaccuracy)的严格要求，单一图案化(single patterning)方法已无法满足制造微小线宽图案的分辨率需求或制作工艺需求。是以，提出一种改良所述微结构的现有制作工艺为本领域现今的重要课题之一。

发明内容

鉴于此，本申请提供一种半导体存储装置及其制备方法，能够满足制造微小线宽图案的分辨率需求或制作工艺需求。

本申请提供的一种半导体存储装置的制备方法，包括以下步骤：提供衬底，所述衬底的上表面形成有导电结构层；图形化所述导电结构层，从而形成第一导电结构，所述第一导电结构包括第一图案结构，所述第一图案结构沿第一方向延伸，在第二方向上具有第一宽度，且所述第二方向垂直于所述第一方向，所述第一图案结构还包括设置在第一方向上的末端导电结构，所述末端导电结构包括沿所述第一方向依次设置的内侧加宽部以及外侧加宽部，所述外侧加宽部用于沿第三方向延伸所述第一图案结构，所述内侧加宽部用于沿第四方向延伸所述第一图案结构，且所述第三方向和第四方向均非平行于所述第一方向。

可选的，所述外侧加宽部的最大宽度与所述内侧加宽部的最大宽度不同，且均大于所述第一宽度，且所述内侧加宽部的最大宽度是第一宽度的1.5至2倍宽。

可选的，图形化所述导电结构层，从而形成第一导电结构前，还包括以下步骤：沿垂直所述衬底上表面的方向，向下刻蚀所述导电结构层的第一侧表面，使所述导电结构层的第一侧表面形成梳状结构，且所述梳状结构的各个齿沿第一方向延伸，且所述衬底外露于所述梳状结构；在所述衬底上表面形成介电层，所述介电层至少位于所述梳状结构的相邻两齿之间，且所述介电层的上表面与所述导电结构层的上表面齐平。

可选的，图形化所述导电结构层，从而形成第一导电结构时，包括以下步骤：在所述梳状结构的上表面形成掩膜层，并图形化所述掩膜层，使所述梳状结构和所述介电层部分外露；沿垂直所述衬底上表面的方向，向下刻蚀所述梳状结构，从而在所述衬底表面形成第一导电结构。

可选的，在所述梳状结构的上表面形成掩膜层至少包括如下步骤：使用自对准双重成像刻蚀法，在所述梳状结构以及所述介电层上表面形成第一图形掩膜；在所述第一图形掩膜上表面，堆叠形成第二图形掩膜，所述第二图形掩膜还部分位于所述介电层以及所述梳状结构的上表面，从而构成所述掩膜层。