[发明专利]一种基于OpenCL的高速并行化FPGA设计

权利要求书

1.一种基于OpenCL的高速并行化FPGA设计架构，其特征在于该架构支持常见的并行优化方法，针对并行化计算过程中的数据传输效率问题提供了多种访存机制，减少DDR的直接访问频率，提高了系统的运行效率，满足雷达信号处理的实时性需求。

2.根据权利要求1所述的一种基于OpenCL的并行化FPGA设计架构，其特征在于：

(1)基于通用的API接口，利用不同的参数格式来配置雷达算法的特殊需求，运用并行化方法调用多个内核并行处理

(2)调用底层系统函数和驱动函数完成与FPGA的通信

(3)根据主机端的指令格式实现对内核并行化处理的配置

(4)根据配置指令，实现内核的执行模型下的并行计算、事件反馈和数据同步，通过多种访存机制提高数据传输效率，包括全局内存、本地内存、内核间直传。

(5)收集OpenCL支持信息、平台信息、内核集成状况、内存使用信息等反馈给CPU端。

(6)在本架构中实现的相关的雷达算法包括二维FFT计算和特显点计算。

3.根据权利要求1和2所述的本地内存，其特征在于除了常见的缓存部分全局数据的主RAM外，还提出了供内核灵活调用的从RAM管理机制，主RAM接收对全局内存的读取指令缓存计算数据后，发送给对应的各个内核，各个内核根据从RAM的读写指令和读写编号，读取或写入对应编号的从RAM，将RAM的使用情况信息反馈给指令接收与分发模块。

4.根据权利要求1和2所述的内核间直传机制，其特征在于可以自由增加FIFO的数量做到多个内核间同时进行数据直传，并且相对于本地内存中的RAM而言读写限制和所需的存储资源也更少。该模块通过轮询策略依次访问所连接的每一个内核通道，当收到通道有效信号时进入配置判断状态，当满足FIFO的空余状态、当前输入通道的配置状态以及所发送通道的阻塞状态时进入通道配置状态，配置完成后，重新进入轮询状态，实现多内核同时传输的功能。

5.根据权利要求1和2所述的在架构中实现的相关的雷达算法包括二维FFT计算和特显点计算的具体并行化实现过程。