[发明专利]一种基于OpenCL的高速并行化FPGA设计

说明书

本发明公开了一种基于OpenCL的高速并行化FPGA设计架构，针对雷达信号处理领域数据量大、实时性要求高的特点，提出了一套完整的支持多种并行优化方式的CPU+FPGA异构加速方案。本方案对于常用的并行优化方式如流水线并行、多通道并行优化、循环迭代进行优化设计，并提供了全局内存、本地内存、内核间直传三种访存机制改善了并行化计算过程中数据传输效率的问题。本发明所提出的架构实现了相关的雷达算法包括二维FFT计算和特显点计算，与优化前的效率进行对比，给出分析结果，证明了提出的架构可以满足大部分并行处理的数据传输需求。

技术领域

本发明属于雷达信号处理领域和异构计算领域，具体涉及一种基于OpenCL的高速并行化FPGA设计。

背景技术

异构计算技术从80年代中期产生，由于它能经济有效地获取高性能计算能力、可扩展性好、计算资源利用率高、发展潜力巨大，已成为并行/分布计算领域中的研究热点之一。OpenCL(Open Computing Language，开放运算语言)是第一个面向异构系统通用目的并行编程的开放式、免费标准，也是一个统一的编程环境。其基于C语言设计了标准，可以提供跨平台的通用API。OpenCL的开发满足了快速增长的各个异构计算平台的标准化、高性能的应用程序的开发需求。

在目前大部分应用场景中，计算机程序的运行对CPU的依赖相对较高。然而在数据量较大的情况下，CPU的性能会受限。FPGA在众多OpenCL异构计算平台中因其强大的运算能力成为了雷达通信领域的最佳选择。OpenCL作为跨平台的开发语言，为FPGA提供了一种全新的CPU+FPGA的开发方法，具有开发周期短、抽象层次高、可移植性强等优点。

发明内容

发明目的：主要针对现有的基于OpenCL的FPGA实现一般是在已有的GPU的应用上进行移植，常见的应用如图像处理、视频编解码等，然而在嵌入式雷达信号处理领域的应用较少，并且通用的FPGA设计框架在实际的雷达信号处理中效率较低，难以满足雷达的实时处理需求。本发明提出的基于OpenCL的高速并行化FPGA设计，针对雷达信号处理算法设计更高效的架构，支持大数据并行化处理提高运算效率，针对数据传输效率问题设计了全局内存、局部内存、内核间直传等多种访存机制，提高了系统的运算性能。

技术方案：本发明提出一种基于OpenCL的高速并行化FPGA设计，支持流水线并行、多通道并行优化、循环展开等常见并行方式，针对性的设计了多种访存机制，在FPGA上实现了相关的雷达算法如二维FFT、特显点计算等，具体开发步骤如下：

(1)OpenCL API调用与实现：基于通用的API接口，针对雷达算法的具体需求，利用不同的参数格式来配置内核的特殊需求。

(2)底层API调用：调用VxWorks的操作系统API以及SRIO的驱动函数实现与FPGA通信。

(3)指令接收与分发：通过SRIO接口接收数据进行指令和数据的初步拆分和解析，根据指令类型以及内核编号等信息对指令进行仲裁发送至对应的运算内核。

(4)流水线内核组：通过指令解析得到配置参数，对内核进行配置和调用，实现内核的执行模型下的并行计算、事件反馈和数据同步，对所需的输入数据和内核的计算结果与存储模块进行交互。

(5)数据存储：运算内核可以使用的存储资源，分为全局内存、局部内存、内核间直传管道以及内核的私有内存，全局内存由DDR实现，局部内存由多个RAM实现，内核间直传由专用模块PIPE实现，私有内存由内核内的RAM或FIFO实现。

(6)反馈：使用ROM存储平台的OpenCL支持信息、平台信息、内核集成状况等，通过SRIO接口反馈给软件端。

附图说明

图1为本发明所设计的高速并行化FPGA实现架构图；

图2为本发明本地内存的流程示意图；