[发明专利]半导体超结功率器件

说明书

本发明实施例提供的一种半导体超结功率器件，包括n型漏区、n型漂移区、多个p型柱；所述多个p型柱中的每个p型柱的宽度相等，且相邻的两个所述p型柱之间的间距相等；所述多个p型柱中的每个所述p型柱的顶部分别设有与所述p型柱一一对应的p型体区，所述p型体区的宽度均相等；所述p型体区内设有n型源区，控制所述n型源区与所述n型漂移区之间的电流沟道的开启和关断的栅极结构；位于所述n型漂移区上方且介于相邻的所述p型体区之间的JFET区，所述JFET区设有两种或两种以上的不同宽度。本发明可以使得半导体超结功率器件在开启或关断时的栅漏电容突变速度降低，减小半导体超结功率器件的栅极电压震荡。

技术领域

本发明属于半导体功率器件技术领域，特别是涉及一种半导体超结功率器件。

背景技术

半导体超结功率器件是基于电荷平衡技术，可以降低导通电阻和寄生电容，使得半导体超结功率器件具有极快的开关特性，可以降低开关损耗，实现更高的功率转换效率。现有技术的半导体超结功率器件在开启和关断时，栅漏电容(Cgd)会发生突变，这使得半导体超结功率器件的栅极电压震荡严重。

发明内容

有鉴于此，本发明的目的是提供一种半导体超结功率器件，以解决现有技术中的半导体超结功率器件的栅漏电容突变问题。

本发明实施例提供的一种半导体超结功率器件，包括终端区和元胞区，所述元胞区包括：

n型漏区、n型漂移区和多个p型柱，所述多个p型柱中的每个p型柱的宽度相等，且相邻的两个所述p型柱之间的间距相等；

所述多个p型柱中的每个所述p型柱的顶部分别设有与所述p型柱一一对应的p型体区，所述p型体区的宽度均相等；

所述p型体区内设有n型源区，控制所述n型源区与所述n型漂移区之间的电流沟道的开启和关断的栅极结构；

位于所述n型漂移区上方且介于相邻的所述p型体区之间的JFET区，所述JFET区设有两种或两种以上的不同宽度。

可选的，所述JFET区的宽度依次设为：C、C+1D、C、C+1D、C、…；或者依次设为：C、C+1D、…、C+nD、C+(n-1)D、…、C、C+1D、…、C+nD、C+(n-1)D、…、C、…；或者依次设为：C、C、…、C+1D、C+1D、…、C+nD、C+nD、…、C+(n-1)D、C+(n-1)D、…、C、C、…，其中：n≥2且n为整数，C为JFET区的基本宽度且C0；D为JFET区的变化的宽度且D0。

可选的，所述栅极结构包括覆盖电流沟道区和所述JFET区的栅介质层，以及位于所述栅介质层之上的栅极。

可选的，所述栅极结构包括覆盖电流沟道区的栅介质层，以及位于所述栅介质层之上的栅极，所述栅极在所述JFET区上方断开。

本发明的一种半导体超结功率器件的元胞区内，采用两种或两种以上不同宽度的JFET区结构，能够使得半导体超结功率器件在开启或关断时的栅漏电容突变速度降低，减小了半导体超结功率器件的栅极电压震荡。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。

图1是本发明提供的半导体超结功率器件的第一个实施例的剖面结构示意图；

图2是本发明提供的半导体超结功率器件的第二个实施例的剖面结构示意图。

具体实施方式

以下将结合本发明实施例中的附图，通过具体方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。同时，为清楚地说明本发明的具体实施方式，说明书附图中所列图形大小并不代表实际尺寸，说明书附图是示意性的，不应限定本发明的范围。