[发明专利]用于先进集成电路结构制造的通过自底向上填充金属化而图案化的金属线

说明书

本公开的实施例属于集成电路结构制造的领域。在示例中，一种集成电路结构包括在衬底上方的多条导电互连线，导电互连线中的各条导电互连线具有顶部和侧壁。蚀刻停止层在导电互连线中的各条导电互连线的顶部上并且沿着导电互连线中的各条导电互连线的整个侧壁。

技术领域

本公开的实施例属于先进集成电路结构制造的领域，并且特别地，属于通过自底向上填充金属化而图案化的金属线和所得结构。

背景技术

在过去的几十年里，集成电路中特征的缩小已经成为不断增长的半导体工业背后的驱动力。缩小到越来越小的特征使得能够在半导体芯片的有限基板面积(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。

常规和当前已知的制造工艺中的变化性可能会限制将它们进一步扩展到7纳米节点或亚7纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能要求在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。

附图说明

图1示出了根据本公开的实施例的制造通过自底向上填充金属化而图案化的金属线的方法的起始结构的截面图。

图2A-图2D示出了根据本公开的实施例的表示在制造通过自底向上填充金属化而图案化的金属线的方法中的各种操作的截面图。

图3示出了根据本公开的实施例的表示在制造通过自底向上填充金属化而图案化的金属线的方法中的操作处的结构的截面图。

图4A-图4B示出了根据本公开的实施例的表示在制造通过自底向上填充金属化而图案化的金属线的方法中的各种操作的截面图。

图5A-图5B示出了根据本公开的另一实施例的表示在制造通过自底向上填充金属化而图案化的金属线的方法中的各种操作的截面图。

图6是根据本公开的实施例的用于制造用于互连结构的沟槽的间距四分方法的示意图。

图7示出了根据本公开的实施例的在使用间距四分方案制造的金属化层上方的使用间距二分方案制造的金属化层的截面图。

图8A示出了根据本公开的实施例的具有金属化层的集成电路结构的截面图，该金属化层具有在具有不同金属线成分的金属化层上方的金属线成分。

图8B示出了根据本公开的实施例的具有金属化层的集成电路结构的截面图，该金属化层具有耦合到具有不同金属线成分的金属化层的金属线成分。

图9A-图9C示出了根据本公开的实施例的具有各种衬垫和导电帽盖结构布置的各条互连线的截面图。

图10示出了根据本公开的实施例的具有四个金属化层的集成电路结构的截面图，该四个金属化层具有在具有不同金属线成分和较小间距的两个金属化层上方的金属线成分和间距。

图11示出了根据本公开的一种实施方式的计算设备。

图12示出了包括本公开的一个或多个实施例的中介层。

图13是根据本公开的实施例的移动计算平台的等距视图，该移动计算平台采用了根据本文所述的一种或多种工艺制造或包括本文所述的一个或多个特征的IC。

图14示出了根据本公开的实施例的倒装芯片式安装的管芯的截面图。

具体实施方式