[发明专利]NAND Flash叠层结构栅极制造方法在审
| 申请号： | 202111376060.X | 申请日： | 2021-11-19 |
| 公开（公告）号： | CN114220814A | 公开（公告）日： | 2022-03-22 |
| 发明（设计）人： | 许鹏凯;乔夫龙;孙文彦 | 申请（专利权）人： | 上海华力微电子有限公司 |
| 主分类号： | H01L27/115 | 分类号： | H01L27/115;H01L27/11524;H01L27/11529;H01L29/423 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 焦天雷 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | |||
| 搜索关键词： | nand flash 结构 栅极 制造 方法 | ||
1.一种NAND Flash叠层结构栅极制造方法，其特征在于，包括以下步骤：
S1，按现有工艺第一次生长控制栅多晶硅之后，沉积氧化硅；
S2，光刻曝光选择栅极和外围栅极中需刻蚀掉层间介质层的区域；
S3，层间介质层刻蚀，去除选择栅极区域以及外围栅极顶部的氧化硅层、第一次生长的控制栅多晶硅和层间介质层，直至浮栅多晶硅；
S4，第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅底面至少与所述氧化硅层顶面持平；
S5，去除高于氧化硅层的第二次生长后的控制栅多晶硅；
S6，去除全部氧化硅；
S7，第三次生长控制栅多晶硅，使最终控制栅多晶硅的总厚度为设计厚度。
2.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S3时，刻蚀至浮栅多晶硅后继续刻蚀，使浮栅多晶硅产生厚度损失。
3.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S4时，第二次生长后的控制栅多晶硅将步骤S3中去除的部分完全填充。
4.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S4时，第二次生长后的控制栅多晶硅的底面高于所述氧化硅层顶面。
5.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S5时，采用化学机械研磨。
6.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S5时，采用化学机械研磨过研磨，研磨去除部分氧化硅。
7.如权利要求1所述的NAND Flash叠层结构栅极制造方法，其特征在于：实施步骤S6时，采用湿法刻蚀去除剩余氧化硅。
8.如权利要求1-6任意一项所述的NAND Flash叠层结构栅极制造方法，其特征在于：其能应用于65nm、55nm、50nm、45nm、40nm、32nm、28nm、22nm、20nm或16nm以下工艺。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海华力微电子有限公司，未经上海华力微电子有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/pat/books/202111376060.X/1.html，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的
