[发明专利]使用写入历史缓冲器来降低写入干扰刷新速率

说明书

本公开总体涉及使用写入历史缓冲器来降低写入干扰刷新速率。写入历史缓冲器可以防止存储器中的写入干扰，从而实现写入干扰刷新速率的降低和性能的改进。存储器设备可以包括用于使得对相同地址的连续写入命令隔开一定时间以降低写入干扰的发生率、从而降低所需要的写入干扰刷新速率并改进性能的电路。在一个示例中，存储器设备接收对一个地址的多个写入命令。响应于接收到多个写入命令，向存储器发送第一写入命令并且启动定时器。在第一写入命令之后且在定时器期满之前接收的后续写入命令被保持在缓冲器中。在定时器期满之后，只有到该地址的后续写入命令中的最近的写入命令被发送到存储器阵列。

技术领域

这些描述通常涉及存储器，并且更具体地，涉及用于降低存储器中的写入干扰刷新速率的技术。

背景技术

存储器资源在电子设备和其他计算环境中具有无数的应用。对更小、更快、更低功率和更高密度的存储器的需求已导致了对新存储器技术的开发。在新存储器技术的开发期间，可能遇到各种挑战，诸如与制造工艺、基础设施和可靠性相关的挑战。例如，可能遇到的一个挑战是防止或减轻存储器中的写入干扰。

发明内容

本公开的第一实施例提供了一种存储器设备，包括：交叉点存储器阵列；与所述交叉点存储器阵列耦合的硬件逻辑，所述硬件逻辑用于：接收对一个地址的多个写入命令，向所述交叉点存储器阵列发送所述写入命令中的第一写入命令并且启动定时器，将在所述写入命令中的第一写入命令之后且在所述定时器期满之前接收的、对所述地址的后续写入命令保持在缓冲器中，在所述定时器期满之后，向所述交叉点存储器阵列发送所述后续写入命令中的最近的写入命令。

本公开的第二实施例提供了一种电路，包括：输入/输出(I/O)接口电路，所述I/O接口电路用于接收对交叉点存储器阵列的地址的多个写入命令；命令管道电路，所述命令管道电路用于向所述交叉点存储器阵列发送所述写入命令中的第一写入命令；以及控制电路，所述控制电路用于：响应于将所述写入命令中的第一写入命令调度到所述交叉点存储器阵列而启动定时器；将在所述写入命令中的第一写入命令之后且在所述定时器期满之前接收的、对所述地址的后续写入命令保持在缓冲器中；以及在所述定时器期满之后，向所述交叉点存储器阵列发送所述后续写入命令中的最近的写入命令。

本公开的第三实施例提供了一种系统，包括：存储器控制器；以及与所述存储器控制器耦合的存储器设备，所述存储器设备包括：交叉点存储器阵列；以及与所述交叉点存储器阵列耦合的硬件逻辑，所述硬件逻辑用于：接收对一个地址的多个写入命令；向所述交叉点存储器阵列发送所述写入命令中的第一写入命令并且启动定时器；将在所述写入命令中的第一写入命令之后且在所述定时器期满之前接收的、对所述地址的后续写入命令保持在缓冲器中；以及在所述定时器期满之后，仅向所述交叉点存储器阵列发送所述后续写入命令中的最近的写入命令。

附图说明

以下描述包括对具有以本发明实施例的实现方式的示例的方式给出的图示的附图的讨论。附图应当通过示例而非限制的方式来理解。如本文所使用的，对一个或多个“实施例”的引用应当理解为描述本发明的至少一种实现方式，其包括一个或多个特定特征、结构或特性。因此，本文中出现的诸如“在一个实施例中”或“在替代实施例中”之类的短语描述了本发明的各种实施例和实现方式，并且不一定都指代同一实施例。然而，它们也不一定是相互排斥的。

图1A是包括具有写入历史缓冲器的非易失性存储器设备的系统的框图。

图1B示出了具有写入历史缓冲器的存储器设备的示例。

图2是在具有写入历史缓冲器的存储器设备处执行的示例性方法的流程图。

图3是在具有写入历史缓冲器的存储器设备处处理写入命令的示例性方法的流程图。

图4是在具有写入历史缓冲器的存储器设备处处理读取命令的示例性方法的流程图。

图5是交叉点存储器单元的示例。