[发明专利]一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统

权利要求书

1.一种基于Banyan网络和多FPGA结构的EDA硬件加速方法，其特征在于，包括以下步骤：

S1：用户选择加速模式，所述加速模式包括EDA算法加速模式和EDA仿真加速模式；

S2：若选择所述EDA算法加速模式：启用顶层EDA算法控制数据的发送和接收，并对数据进行批次处理再进行基于SCE-MI通道的封装处理；

若选择所述EDA仿真加速模式：根据用户所设计的待测设计结构以及用户输入的仿真数据，对所述仿真数据进行基于SCE-MI通道的封装处理；

S3：将封装后的数据通过PCIE驱动和硬件送入FPGA板上的PCIE核中，PCIE核以DMA读取方式将所述封装后的数据通过AXI传送协议进行传送，再利用SCE-MI进行管理，所述FPGA板包括多块FPGA；

S4：基于SCE-MI对所述封装后的数据进行解包处理后再通过对应的SCE-MI通道发送至Banyan网络的对应节点中，再根据信元调度算法将所述封装后的数据发送到多块FPGA的与所述节点相对应的接收通道中；

S5：若选择所述EDA算法加速模式：基于所述多块FPGA的并行计算对所述封装后的数据进行加速，再将加速后的数据回传至所述顶层EDA算法进行处理；

若选择所述EDA仿真加速模式：利用所述多块FPGA将所述封装后的数据与所述待测设计结构进行仿真验证后，生成仿真数据，将所述仿真数据与用户提供的标准验证数据进行对比验证仿真结果。

2.根据权利要求1所述的方法，其特征在于，在Banyan网络的调度算法中采用穷尽计算的方法避免阻塞，具体包括：将所有的信元传输按照优先级从大到小的顺序进行排序检查调度，如果优先级低的信元传输路线会与优先级高的信元发生阻塞，则放弃当前传输，选择传输更低一级的信元，直到整个Banyan网络没有空余的线路；

对Banyan网络中的优先级相同的buffer采用随机的方式进行选择，确定每个信元与其他信元产生冲突的路线，根据所述路线确定可能的阻塞结果；

将所述可能的阻塞结果计算后存储在FPGA板上的BRAM中。

3.根据权利要求1所述的方法，其特征在于，所述多块FPGA之中采用时钟树进行时钟同步，所述时钟同步具体包括：当内部时钟驱动不同的寄存器时，采用时钟树的方式使时钟到达不同的寄存器所需的时间不同；同时，在所述多块FPGA之间采用所述时钟树的方式以使得所述多块FPGA之间的时钟同步。

4.根据权利要求1所述的方法，其特征在于，所述通过DMA方式在所述FPGA板上进行PCIE数据收发，并利用AXI总线结构进行传输。

5.根据权利要求1所述的方法，其特征在于，所述SCE-MI通道包括对通过所述SCE-MI通道的数据进行解包和封装的操作，并建立多个FIFO来对通过所述SCE-MI通道的数据构建传输通道。

6.根据权利要求1所述的方法，其特征在于，所述多块FPGA中的数据交换基于Banyan网络的数据传输，具体包括：

基于Banyan网络，将所述多块FPGA的数据发送端连接到Banyan网络的输入端口，将所述多块FPGA的数据接收端连接到Banyan网络的输出端口，并控制所述多块FPGA的数据按照对应的SCE-MI通道分别发送到Banyan网络的对应节点中。

7.根据权利要求1所述的方法，其特征在于，所述将加速后的数据回传至所述顶层EDA算法进行处理，具体包括：

将所述多块FPGA的数据传回至PCIE驱动，PCIE驱动收到所述多块FPGA回传的数据，对所述回传的数据进行解包再返回给所述顶层EDA算法进行处理。

8.根据权利要求1所述的方法，其特征在于，所述启用顶层EDA算法控制数据的发送和接收，具体包括：

利用EDA算法控制数据传输从而生成能够被EDA算法调度的函数接口，通过所述函数接口控制数据的发送和接收，其中包括将SPICE软件中的稀疏矩阵运算进行解析，将矩阵数据按照合适的顺序发送给传输单元并且控制矩阵数据传送量的大小。