[发明专利]一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统

说明书

本发明给出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统，包括将EDA算法加速和仿真加速结合在一个系统内，EDA算法加速时启用顶层EDA算法控制数据的发送和接收，EDA仿真加速时根据用户所设计的待测设计结构以及用户输入的仿真数据；同时采用多通道SCE‑MI接口进行软硬件数据协同，再使用Banyan网络来实现多FPGA的数据交换；最后将加速后的数据回传进行处理，将仿真数据与验证数据进行对比验证仿真结果，或将运算结果数据返回给外部EDA软件。本方法采用软硬件协同方式对算法和仿真进行加速，将EDA算法加速和仿真加速结合，采用多通道PIPE式SCE‑MI标准协议接口，具有普适性，同时将Banyan网络应用于多FPGA数据交换，降低了数据交换延迟，使得系统实现结构简单、功能高效。

技术领域

本发明涉及EDA硬件加速技术领域，尤其是一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统。

背景技术

随着IC设计行业的不断发展和超大规模IC工艺制程技术的不断进度，IC设计的规模、复杂度成倍提高，这对EDA软件处理仿真、综合、布局布线、验证等过程的计算能力的要求大大增加。这些EDA软件的运算过程往往占据了大量的设计时间。FPGA作为一种配置灵活的计算密集型高速运算设备，在处理大规模数据运算和电路仿真时，存在着一定优势，而多FPGA系统的提出无疑是锦上添花。

在多FPGA系统中，其互联结构的实现形式对数据的传输效率影响极大。目前典型的互联结构有：线阵型、网格型、交叉互联型和混合互联型。这些结构存在着高延迟、低效率、实现复杂等问题。本发明所采用的Banyan网络结构是一种空分交换网络，应用于并行计算机和ATM交换机等领域，具有唯一路径特性和自选路由功能。通过在多FPGA块间搭建Banyan网络进行数据传输，具有良好的延迟特性，能够有效提升传输效率。

使用FPGA进行EDA算法硬件加速的过程中，需要计算机主机端将所需处理的数据发送给硬件侧。本发明采用了PCIE硬件接口，PCIE是高速串行计算机I/O总线，采用了高速串行点对点双通道高带宽传输，其第三代的传输速率可以达到8GT/s。此外，常见的硬件加速系统存在通用性不强，需要使用不同的系统来实现算法加速和仿真加速。为了提高设计的通用性，本发明将EDA算法加速与仿真加速功能能够结合在一起，并采用了SCE-MI标准。SCE-MI标准定义了一种连接采用行为描述的软件模型与采用可综合HDL代码描述的被测试系统的接口模型,它通过若干个独立的虚拟通信通道实现这二者的通信。

传统的EDA算法硬件加速系统具有可移植性不强，加速效果不显著等问题。本发明将EDA算法加速与仿真加速相结合，提高了整体的通用性。此外，本发明采用多FPGA结构，能够解决单FPGA资源较少的问题，充分利用FPGA的并行性来提高整体加速效果。

常用的FPGA互联结构主要是线阵型、网格型、交叉互联型和混合互联型。线阵型结构简单，但存在较大的传输延迟，不适用于大型多FPGA系统。网格型结构增强了一定的传输能力，但同样对于跨FPGA的传输，存在较大延迟。交叉互联型和混合互联型结构传输效率大大提高，但在FPGA块数较多时会占用大量的资源。本发明采用Banyan网络来实现多FPGA结构，能够以较低的延迟和少量的资源实现高效的跨FPGA传输。

本发明旨在搭建具有高通用性和高效率的EDA算法加速和仿真加速系统，并利用Banyan网络特性来实现高效低延迟的跨FPGA传输。

发明内容

本发明提出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法与系统，以解决上文提到的现有技术的缺陷。

在一个方面，本发明提出了一种基于Banyan网络和多FPGA结构的EDA硬件加速方法，该方法包括以下步骤：

S1：用户选择加速模式，所述加速模式包括EDA算法加速模式和EDA仿真加速模式；