[发明专利]一种基于FPGA的静态时序分析延迟计算加速系统及方法

权利要求书

1.一种基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

包括，上位机以及FPGA加速卡，其中，

所述上位机，其通过文件读写，向所述FPGA加速卡发送延迟计算请求数据并从所述FPGA加速卡读取计算结果；

所述FPGA加速卡，其接收上位机发送的延迟计算请求数据并进行计算，将计算结果发送给所述上位机；在系统内虚拟负责请求的文件和负责输出结果的文件，供所述上位机完成延迟计算请求数据的发送和计算结果的读取；

所述延迟计算请求数据，包括，单元延迟查找表和索引表，单元压摆查找表和索引表，查找表大小，输入压摆，负载π模型的C1、C2、参数，高低及阈值电压百分比，连线延迟计算的elmore参数；

所述FPGA加速卡，从所述延迟计算请求数据中，获取等效电容计算、门延迟计算和线延迟计算所需的参数，并存储在三个不同的分布式RAM中；对所述延迟计算请求数据进行简化；通过牛顿-拉夫森迭代方法求解三元非线性方程组求得等效电容，获取等效电容对应的单元门延迟和压摆；根据负载π模型，通过牛顿-拉夫森迭代方法计算单元输出压摆，并结合所述等效电容所对应的单元门延迟和压摆，输出门延迟时间和压摆；根据所述门延迟时间和压摆，利用elmore参数计算出线延迟时间和压摆，并结合所述等效电容所对应的单元门延迟和压摆，输出最终的延迟计算结果；对所述延迟计算请求数据进行简化，是将延迟查找表和压摆查找表分别简化为1x8一维数组。

2.根据权利要求1所述的基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

所述FPGA加速卡，还包括，多个延时计算单元、PCIE DMA通信单元、请求分发单元，以及AXIS交换单元，其中，

所述PCIE DMA通信单元，其将所述上位机的延迟计算请求数据进行协议转换后发送给所述请求分发单元，并将计算结果发送给所述上位机；

所述请求分发单元，其将所述延迟计算请求数据均衡地分发给多个所述延迟计算单元；

所述延迟计算单元，对所述延迟计算请求数据进行计算，并将计算结果发送给所述AXIS交换单元；

所述AXIS交换单元，对来自多个所述延迟计算单元的计算结果进行选通后发送给所述PCIE DMA通信单元。

3.根据权利要求2所述的基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

所述PCIE DMA通信单元，其将所述上位机的延迟计算请求数据转换为AXI Stream总线协议格式；

其最高数据吞吐率应高于8GB/s。

4.根据权利要求2所述的基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

所述延迟计算单元，将所述延迟计算请求数据进行预处理、等效电容计算、门延迟计算和线延迟计算，并将计算结果发送给所述AXIS交换单元。

5.根据权利要求2所述的基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

所述延迟计算单元，还包括，预处理模块、等效电容计算模块、门延迟计算模块，以及线延迟计算模块，其中，

所述预处理模块，其从所述延迟计算请求数据中，获取等效电容计算、门延迟计算和线延迟计算所需的参数，并存储在三个不同的分布式RAM中；对所述延迟计算请求数据进行简化；

所述等效电容计算模块，其通过牛顿-拉夫森迭代方法求解三元非线性方程组求得等效电容，获取等效电容对应的单元门延迟和压摆；

所述门延迟计算模块，其根据负载π模型，通过牛顿-拉夫森迭代方法计算单元输出压摆，并结合所述等效电容所对应的单元门延迟和压摆，输出门延迟时间和压摆；

所述线延迟计算模块，其根据所述门延迟时间和压摆，利用elmore参数计算出线延迟时间和压摆，并结合所述等效电容所对应的单元门延迟和压摆，输出最终的延迟计算结果。

6.根据权利要求5所述的基于FPGA的静态时序分析延迟计算加速系统，其特征在于，

所述预处理模块，其通过将延迟查找表和压摆查找表分别简化为1x8一维数组，实现所述延迟计算请求数据的简化。