[发明专利]一种基于FPGA的静态时序分析延迟计算加速系统及方法

说明书

一种基于FPGA的静态时序分析延迟计算加速系统，包括，上位机和FPGA加速卡，其中，所述上位机，其通过文件读写，向所述FPGA加速卡发送延迟计算请求数据并从所述FPGA加速卡读取计算结果；所述FPGA加速卡，其接收上位机发送的延迟计算请求数据并进行计算，将计算结果发送给所述上位机；在系统内虚拟负责请求的文件和负责输出结果的文件，供所述上位机完成延迟计算请求数据的发送和计算结果的读取。本发明还提供了一种基于FPGA的静态时序分析延迟计算加速方法，大大提高了计算吞吐率，降低了资源消耗；降低了触发器和寄存器资源的消耗，有利于FPGA实现时的时序收敛。

技术领域

本发明涉及数字电路EDA工具领域，具体来说，涉及一种数字电路静态时序分析延迟计算部分的加速方法。

背景技术

静态时序分析（STA）工具是芯片数字后端电子设计自动化（EDA）工具链中的重要一环。用户查看时序报告、布局、布线等环节都需要使用到STA，尤其是布局布线环节，STA会被频繁反复地调用。因此，STA的性能（计算速度）对后端设计的迭代速度的影响举足轻重。而随着数字芯片规模日益提高，STA的计算复杂度进一步加大，这对STA的计算速度也提出了更高的要求。提高STA的计算速度能极大加快研发人员的迭代速度，降低上市时间（time-to-market），对提高社会生产效率和企业产品竞争力，具有重要意义。

现有技术中，STA往往将目标电路用有向无环图来进行建模。有向无环图中的顶点代表元器件的管脚，边则代表管脚之间的连接关系。STA的主要计算工作则是计算所有边两端的管脚之间的信号延迟。随着工艺节点不断提高，特征尺寸不断变小，数字电路的寄生效应作用越来越显著，因此STA的延迟计算模型变得越来越复杂，计算速度越来越慢。因此对延迟计算过程进行加速成为STA计算加速的关键。

在以往的研究项目和商用产品中，CPU多线程技术常常被用来对STA进行计算加速，并取得了明显的加速效果。这种纯软件的方法易于开发、可移植性和维护性强，目前市面上所有的商用STA工具均支持多线程。但用户并不能通过无节制地增加线程数来提升加速效果，计算任务之间的依赖性和对全局共享资源的争夺使得多线程的加速比在线程数增长到一定程度后趋于饱和甚至适得其反。因此研究者开始寻求其他方法来进行突破。通过硬件辅助计算来获得更快的计算速度在近些年得到了广泛关注。

图形计算单元（Graphics Processing Unit，GPU）是常见的计算辅助设备，并在许多领域都取得了显著的计算加速效果（比如神经网络计算加速）。随着GPU计算能力的提高，研究者开始尝试将GPU运用在STA领域中。比如Zizheng Guo等人使用GPU对STA工具OpenTimer进行计算加速并取得了约3.69X的加速效果；Guannan Guo等人利用GPU对基于路径的STA工具进行计算加速并取得了25X-45X的加速效果。在可大规模并行计算，尤其是单指令多数据流（Single Instruction Multiple Data）的应用场景中，GPU能取得显著的加速效果。但对于逻辑分支较多的应用场景，GPU的加速效果将大打折扣。另外，GPU的能效相对较低。

现场可编程门阵列（FPGA）是另一种比较常见的计算辅助硬件设备。FPGA能通过流水化和并行处理的方式对计算密集型应用进行加速，与GPU相比更擅长处理逻辑分支较多的场景，且拥有比GPU高的能效。但利用FPGA来对STA进行计算加速的研究较少。Jason Cong和Hiroshi Yuasa等人曾利用FPGA对基于蒙特卡洛方法的SSTA（Statistical StaticTiming Analysis）进行加速，而对主流的基于图的STA和基于路径的STA则缺少研究。

发明内容

为了解决现有技术中存在的缺陷，本发明的目的在于提供一种基于FPGA的静态时序分析延迟计算加速系统及方法，利用现场可编程门阵列（FPGA）的可定制、并行处理能力，对STA中的延迟计算进行加速。

为了实现上述目的，本发明提供的基于FPGA的静态时序分析延迟计算加速系统，包括，上位机以及FPGA加速卡，其中，