[发明专利]一种基于FPGA的高精度图像缩放的方法

说明书

本发明提供一种基于FPGA的高精度图像缩放的方法，包括通过原始图像的像素的列和目标图像的像素的列计算出列缩放的权重系数；将所述原始图像按行依次缓存到BRAM，读出所述BRAM数据后和所述原始图像数据送入到计算单元，得出目标图像所有列的图像中间数据；通过所述原始图像的像素的行和所述目标图像的像素的行计算出行缩放权重系数；将图像中间数据按行依次缓存到BRAM，读出所述图像中间数据后，送入计算单元，得出所述目标图像所有行的图像；采用流水线的方法，实时处理逻辑运算，对原始图像的缩放处理都是实时的，提升了系统实时性。

技术领域

本发明涉及图像处理技术领域，尤其涉及一种基于FPGA的高精度图像缩放的方法。

背景技术

随着科技的发展，人们对4K高清视频的需求越来越强烈。将低分辨率的视频缩放为4K高清的视频成了一大课题。随着FPGA的应用越来越广泛，基于FPGA实现低清视频转高清视频也逐渐成为主流。

现有的技术背景，常用的缩放算法有最近邻算法，单线性插值算法、双线性插值算法、三线性插值算法、Lanczos算法等。其中，最近邻差值算法、单线性插值算法相对简单，效果较差；三线性插值算法、Lancos算法相对复杂，消耗资源太大。双线性插值算法成为比较主流的缩放算法。

专利公开号CN111935416A提出一种基于FPGA的缩放后的图像存储方法，其侧重点在于缩放后的图像经过fifo缓存写入到到DDR4的实现方法；

专利公开号CN112053283A提出图像缩放方法、存储介质及电子设备，其侧重点在于节省存储资源，节省时间实现图像缩放的方法；

专利公开号CN108986033A也提出基于FPGA实现双线性插值的算法，其重点也在于优化资源，但经图像处理后显示效果不佳。

专利公开号CN104869284A提出的基于FPGA双线性插值放大算法侧重点在于控制乘法器资源的数量节省资源。

现有的处理方式要保证处理的精度，需要消耗大量的逻辑资源。本发明在平衡逻辑资源和计算精度的前提下，节省了逻辑资源，且提高处理的精度，保证图像缩放后的质量。

发明内容

本发明的目的在于针对上述现有技术的不足，提供了一种基于FPGA的高精度图像缩放的方法，优化了乘法、除法运算，利用乘法器资源通过将图像数据定点化后进行缩放运算，提高了计算的精度。

为实现上述目的，本发明采用了如下技术方案：

本发明提供了一种基于FPGA的高精度图像缩放的方法，包括如下步骤：

S1、通过原始图像的像素的列和目标图像的像素的列计算出列缩放的权重系数；

S2、将所述原始图像按行依次缓存到BRAM，读出所述BRAM数据后和所述原始图像数据送入到计算单元，得出目标图像所有列的图像中间数据；

S3、通过所述原始图像的像素的行和所述目标图像的像素的行计算出行缩放权重系数；

S4、将图像中间数据按行依次缓存到BRAM，读出所述图像中间数据后，送入计算单元，得出所述目标图像所有行的图像。

进一步，所述S1包括如下步骤：

S11、获取源端所述原始图像的辨率，筛选出要缓存并参与插值计算的像素的行和列，其中，所述要缓存并参与插值计算的像素的行标记为m，所述要缓存并参与插值计算的像素的列标记为n；

S12、标记目标像素的行和列，其中，所述目标像素的行标记为M，所述目标像素的列标记为N；

S13、计算出列缩放因子step_h＝n/N，XILINX FPGA的一个乘法器实现两个18位数据相乘，优化除法运算，设置step_h＝A*2^-18，计算得到A的值。