[发明专利]三维半导体存储器件及其制造方法

说明书

提供了制造三维(3D)半导体存储器件的方法。该方法可以包括：在包括单元阵列区和连接区的基板上形成薄层结构；形成第一掩模图案；使用第一掩模图案作为蚀刻掩模执行第一蚀刻工艺以蚀刻薄层结构；执行减小第一掩模图案的面积的第一修整工艺；交替地且重复地执行第一蚀刻工艺和第一修整工艺以在连接区上形成上结构；形成第二掩模图案；使用第二掩模图案作为蚀刻掩模执行第二蚀刻工艺以蚀刻薄层结构和上结构；执行减小第二掩模图案的面积的第二修整工艺；以及交替地且重复地执行第二蚀刻工艺和第二修整工艺以在上结构下方形成多个中间结构。

本申请文件是2017年1月6日提交的发明名称为“三维半导体存储器件及其制造方法”的第201710011121.X号发明专利申请的分案申请。

技术领域

本公开涉及三维(3D)半导体器件以及制造该3D半导体器件的方法。

背景技术

半导体器件已经被高度地集成以提供优良性能和低制造成本。半导体器件的集成度会影响半导体器件的制造成本，因而高集成的半导体器件可以在半导体器件的制造成本方面是有益的。传统的二维(2D)半导体器件或平面半导体器件的集成度可以由单位存储单元占据的面积确定。因此，传统的2D半导体器件的集成度可以受形成精细图案的技术影响。然而，因为昂贵的装置可以用于形成精细图案，所以2D半导体器件的集成度会受到限制。因而，三维(3D)半导体存储器件已经被发展以进一步增加半导体器件的集成度。3D半导体存储器件可以包括三维布置的存储单元。

发明内容

本发明构思的实施方式提供了具有高集成度的三维(3D)半导体存储器件以及制造该半导体存储器件的方法。

一种3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；下层叠结构，包括竖直地层叠在基板上的多个下电极，下层叠结构具有在连接区上在第一方向上延伸的第一阶梯结构以及在连接区上在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；以及多个中间层叠结构，竖直地层叠在下层叠结构上。每个中间层叠结构可以包括竖直地层叠的多个中间电极并且可以在连接区上具有在第二方向上延伸的第三阶梯结构。每个中间层叠结构可以暴露设置在其下面的中间层叠结构的第三阶梯结构。

一种3D半导体存储器件可以包括：基板，包括单元阵列区和连接区；以及电极结构，在第一方向上从单元阵列区延伸到连接区上。电极结构可以包括包含竖直地层叠在基板上的下电极的下层叠结构以及竖直地层叠在下层叠结构上以组成在第一方向上的阶梯结构的多个中间层叠结构。每个中间层叠结构可以包括竖直地层叠的中间电极，每个下电极可以具有在连接区上通过下电极中的紧接着设置在其上的一个下电极而暴露的下焊盘区。每个中间电极可以具有在连接区上通过中间电极中的紧接着设置在其上的一个中间电极而暴露的中间焊盘区。中间焊盘区在第一方向上的长度可以基本上彼此相等，并且中间焊盘区在基本上垂直于第一方向的第二方向上的宽度可以基本上彼此相等。下焊盘区可以具有在第一方向上的长度和在第二方向上的宽度，下焊盘区的长度和宽度可以随着从基板起的竖直距离增加而减小。

一种制造3D半导体存储器件的方法可以包括：在包括单元阵列区和连接区的基板上形成包括竖直地且交替地层叠的绝缘层和水平层的薄层结构；在薄层结构上形成包括竖直地层叠的多个上水平图案的上结构，该上结构在连接区上具有在第一方向上延伸的第一阶梯结构以及在基本上垂直于第一方向的第二方向上延伸的第二阶梯结构；形成暴露上结构的第一和第二阶梯结构的部分以及薄层结构在连接区上的一部分的掩模图案；以及使用掩模图案作为蚀刻掩模执行焊盘蚀刻工艺以蚀刻上结构和薄层结构。