[发明专利]改进IEEE1588协议的时钟同步装置及方法和时钟伺服系统及方法

权利要求书

1.改进IEEE1588协议的时钟同步装置，其特征在于：包括PAC控制器(1)和IEEE1588时钟源(2)，所述PAC控制器(1)和所述IEEE1588时钟源(2)通过网线(3)进行连接，所述PAC控制器(1)包括时钟同步模块(8)、第一功能模块(6)、第二功能模块(7)、CPU模块(5)和电源模块(4)，所述电源模块(4)、所述CPU模块(5)、所述第一功能模块(6)、所述第二功能模块(7)和所述时钟同步(8)模块通过底板总线(9)进行连接；

所述CPU模块(5)用于读取时钟偏差值并且进行时钟校正，所述时钟同步模块(8)用于完成与IEEE1588时钟源(2)的时钟同步，所述电源模块(4)用于给CPU模块(5)、所述第一功能模块(6)、所述第二功能模块(7)和所述时钟同步模块(8)提供工作电压，所述第一功能模块(6)用于保证PAC控制器各模块之间频率一致，进而实现时钟同步；所述第二功能模块(7)用于保证PAC控制器稳定运行。

2.根据权利要求1所述的改进IEEE1588协议的时钟同步装置，其特征在于：所述CPU模块(5)主要由ARM模块和FPGA模块组成。

3.改进IEEE1588协议的时钟同步方法，其特征在于，包括以下步骤：

S1：时钟同步模块(8)与IEEE1588时钟源(2)同步；

S2：CPU模块(5)读取与IEEE1588时钟源(2)的时钟偏差值；

S3：CPU模块(5)进行时钟校正。

4.根据权利要求3所述的改进IEEE1588协议的时钟同步方法，其特征在于，所述步骤S1包括以下步骤：

IEEE1588时钟源(2)周期性地向FPGA模块从时钟广播同步Sync报文，当时钟同步模块(8)接收到CPU模块(5)的时钟同步请求后，时钟同步模块(8)对IEEE1588时钟源(2)发送的报文进行处理，时钟同步模块(8)截取IEEE1588时钟源(2)的报文岀口时间戳t₁，时钟同步模块(8)截取时钟同步模块接收报文的入口时间戳t₂，报文从IEEE1588时钟源(2)到时钟同步模块(8)的网络传输延时为D，根据IEEE1588时钟同步原理可得，时钟同步模块(8)与IEEE1588时钟源(2)的时钟偏差为t_△＝t₂-t₁-D。

5.根据权利要求3所述的改进IEEE1588协议的时钟同步方法，其特征在于：步骤S2所述时钟偏差值为T＝t_△+t_Delay。

6.根据权利要求3所述的改进IEEE1588协议的时钟同步方法，其特征在于：所述步骤S3包括以下步骤：

⑴FPGA模块对CPU模块5读取的时钟偏差值T进行处理，将本地时钟做校正，实现时钟同步；

⑵FPGA模块以该时钟为基准进行计时。

7.对改进IEEE1588协议的时钟同步装置进行时钟校正的时钟伺服系统，其特征在于：包括FIR低通滤波器、PID控制器和卡尔曼滤波器,

所述FIR低通滤波器用于减小输入误差，即主从时钟偏差以及主从时钟的时钟速率差；

所述PID控制器用于维持误差信号的稳定，从而进一步控制并减小主从时钟偏差；

所述卡尔曼滤波器用于建立对时钟偏移和漂移的估计,通过滤除IEEE 1588协议中的观测噪声,提高对于主从时钟偏移以及漂移的估计。

8.对改进IEEE1588协议的时钟同步装置进行时钟校正的时钟伺服系统的校正方法，其特征在于包括以下步骤：

(1)建立PID控制器+卡尔曼滤波器的时钟伺服模型：

P(k∣k-1)＝A·P(k-1)·A^T+Q (4)

其中是根据上一时刻(k-1)的最优结果进行预测当前状态的先验估计值,P(k∣k-1)为先验估计误差的协方差矩阵；U(k)＝[Uoffset(k),Udrift(k)]^T为经过PID控制器后时钟偏移(漂移)offset和drift的稳态值，r(k)为系统引入的干扰信号；状态向量矩阵Q为干扰信号r(k)的协方差对角矩阵，P(k)为后验估计误差的协方差矩阵；

(2)对时钟偏移及漂移进行估计和补偿，得到主时钟到从时钟的网络延迟delay_MS和从时钟到主时钟的网络延迟delay_SM；

(3)根据公式(1)，(2)计算出从时钟和主时钟的偏差offset，并且更新本地时钟：