[发明专利]一种基于FPGA和EMAC/GMAC控制器的多CPU通信系统与方法

权利要求书

1.一种基于FPGA和EMAC/GMAC控制器的多CPU通信系统，其特征在于，所述系统包括：

一个作为主设备的FPGA以及多个作为从设备的集成EMAC/GMAC接口的CPU芯片；

所述FPGA中包括EMAC/GMAC接口收发控制模块、数据缓存区读写模块以及缓存区数据交互模块；

所述EMAC/GMAC接口收发控制模块用于控制数据收发的时序，构建与EMAC/GMAC控制器通信的接口时序控制，接收EMAC/GMAC控制器发送的数据存入FPGA中接收缓冲区以及发送FPGA中发送缓冲区的数据；

所述数据缓存区读写模块包含接两个接收缓冲区和两个发送缓冲区，不同类型的两个缓冲区可分别同时进行EMAC/GMAC读写操作以及缓存区数据交互；

所述缓存区数据交互模块用于定时接收除本EMAC/GMAC接口之外的其他EMAC/GMAC接口的缓冲区数据，并存储在本接口的发送缓冲区内供EMAC/GMAC接口收发控制模块进行数据发送。

2.根据权利要求1所述的一种基于FPGA和EMAC/GMAC控制器的多CPU通信系统，其特征在于，所述FPGA与CPU的EMAC/GMAC接口有以下通信信号：

TXD[3:0]为数据发送总线，方向为CPU-FPGA；

TX_EN为发送使能引脚；

TX_CLK为数据发送的时钟信号，方向为CPU-FPGA；

RXD[3:0]为数据接收总线，方向为FPGA-CPU；

RX_DV为数据接收有效信号，方向为FPGA-CPU；

RX_CLK为数据接收的时钟信号，方向为FPGA-CPU；

GCLK_REF为EMAC/GMAC模块的参考时钟，方向为FPGA-CPU。

3.根据权利要求1所述的一种基于FPGA和EMAC/GMAC控制器的多CPU通信系统，其特征在于，所述EMAC/GMAC控制器与CPU内存采用DMA通信方式。

4.根据权利要求1所述的一种基于FPGA和EMAC/GMAC控制器的多CPU通信系统，其特征在于，所述CPU的扩展数量取决于所选FPGA的IO引脚数量、开辟数据缓存区所需RAM资源以及实现模块功能所需的逻辑资源。

5.一种利用权利要求1-4任意一项所述系统实现的基于FPGA和EMAC/GMAC控制器的多CPU通信方法，其特征在于，所述方法包括以下操作：

FPGA内的待发送数据的CPU所对应的EMAC/GMAC接口收发控制模块实时接收对应CPU内EMAC/GMAC控制器所发送的数据，并将数据存储在各自的接收缓存区内，并将缓存区的数据有效标志置起；

当FPGA内的缓存区数据交互模块监测到有效标志置起时，待接收数据的CPU对应的缓存区数据交互模块依次轮询其他CPU对应的接收缓存区的数据有效标志，将含有有效标志的接收缓存区进行汇总；

将汇总后的数据放置在待接收CPU对应的发送缓冲区，并将发送缓冲区的有效标志置起；

当EMAC/GMAC接口收发控制模块监测到发送缓冲区有效标志置起后，将发送缓冲区数据发送至对应的待接收CPU中，完成本次通信。

6.根据权利要求5所述的基于FPGA和EMAC/GMAC控制器的多CPU通信方法，其特征在于，所述方法包括以下通信的实现：

CPU2、CPU3到CPUn的数据发送到CPU1；CPU1、CPU3到CPUn的数据发送到CPU2；CPU1、CPU2、CPU4到CPUn的数据发送到CPU3；...，CPU1、CPU2到CPUn-1的数据发送到CPUn。