[发明专利]一种基于Xilinx FPGA原语的Wallace树压缩器

权利要求书

1.一种基于Xilinx FPGA原语的Wallace树压缩器，其特征在于：包括按照层级分布构成的树型压缩结构和求和模块，树型压缩结构将多个二进制数输入压缩至两或者三个输出，求和模块将树型压缩结构的压缩结果相加输出最终结果；树型压缩结构的每一层包含一个或者多个压缩单元，各压缩单元彼此并行；每层压缩单元的输入为上一层压缩单元的输出，每层压缩单元的输出为下一层压缩单元的输入，上下层间串行；所述树型压缩结构以4:2压缩器为基本的压缩单元；所述4:2压缩器输入为4个相同权值的多位宽二进制数，输出为权值为1的伪和与权值为2的进位，输出与输入同位宽；每个4:2压缩器产生的权值为1的伪和与权值为2的进位经过移位对齐后作为下层压缩单元的输入；

如果输入的二进制数位宽为n个bit，则每个4:2压缩器对应配置有n个相同的依次从低位到高位排列的4:2压缩器bit级结构；所述4:2压缩器bit级结构的输入为4个权值为1的输入和一个来自相邻低位4:2压缩器bit级结构的进位，输出为1个权值为1的伪和、1个权值为2的进位和1个权值为1的进位；n个4:2压缩器bit级结构输出的伪和与权值为2的进位依次对应整个4:2压缩器输出的n bit伪和与n bit进位；每个4:2压缩器bit级结构权值为1的进位传给相邻高位的4:2压缩器bit级结构，作为其进位输入；所述4:2压缩器bit级结构包括一个LUT6-2模块、一个第一muxcy模块与一个第一xorcy模块；LUT6-2模块被配置为两个共输入且独立输出的LUT5，第一muxcy模块与第一xorcy模块为CLB中的专用进位逻辑资源，两者共同构建成一个3:2压缩器，两个LUT5和3:2压缩器分别用于实现4:2压缩器三个输出所对应的二进制函数；

根据树型压缩结构底层的压缩单元输出的最终压缩结果的数量决定求和模块采用2:1压缩器或者3:1压缩器；

如果输入的二进制数位宽为n个bit，则每个3:1压缩器对应配置有n个依次从低位到高位排列的3:1压缩器bit级结构；所述3:1压缩器bit级结构的输入为3个权值为1的输入和2个来自相邻低位3:1压缩器bit级结构的低进位信号，输出为1个权值为1的伪和2个高进位信号；n个3:1压缩器bit级结构输出的伪和依次对应整个3:1压缩器输出的n bit结果；所述3:1压缩器bit级结构包含一个LUT4模块、一个LUT3模块、一个第二muxcy模块与一个第二xorcy模块；来自树型压缩结构底层压缩单元的3个输入同时是LUT4模块和LUT3模块的输入；来自相邻低位3:1压缩器bit级结构的低进位信号作为LUT4模块的第四个输入，LUT4模块根据4个输入产生的中间量输出至第二muxcy模块与第二xorcy模块；LUT3模块根据3个输入产生1个高进位信号输出至相邻高位3:1压缩器bit级结构的LUT4模块和第二muxcy模块，作为其低进位信号；来自相邻低位3:1压缩器bit级结构的2个低进位信号和中间量共同构成第二muxcy模块的3个输入，第二muxcy模块基于3个输入产生一个高进位信号输出至相邻高位3:1压缩器bit级结构的第二muxcy模块和第二xorcy模块，作为其低进位信号；相邻低位3:1压缩器bit级结构的低进位信号和中间量共同构成第二xorcy模块的2个输入，第二xorcy模块输出最终压缩结果。

2.根据权利要求1所述的一种基于Xilinx FPGA原语的Wallace树压缩器，其特征在于：所述LUT6-2模块基于接收到的来自上一层压缩单元的3个相同权值的输入和来自相邻低位4:2压缩器bit级结构的进位，输出一个传递至相邻高位4:2压缩器bit级结构的进位和一个传递至第一muxcy模块与第一xorcy模块的中间量；第一muxcy模块基于接收到的另一个来自上一层压缩单元的权值为1的输入和中间量，输出一个权值为2的进位，该进位经过移位对齐后输出至下一层压缩单元；第一xorcy模块基于接收到的另一个来自上一层压缩单元的权值为1的输入和中间量，输出一个权值为1的伪和至下一层压缩单元；所有最低位的4:2压缩器bit级结构对应的进位输入为零。

3.根据权利要求1所述的一种基于Xilinx FPGA原语的Wallace树压缩器，其特征在于：树型压缩结构的每一层所需压缩单元的类型、数量与位宽根据输入的二进制数配置，以4:2压缩器为基础压缩单元，二进制数的数量不满足4的倍数时，配合使用3:2压缩器作为压缩单元；位于同一层的压缩单元间彼此并行。