[发明专利]一种基于Xilinx FPGA原语的Wallace树压缩器

说明书

本发明提供了一种基于Xilinx FPGA原语的Wallace树压缩器，由树型压缩结构和最终求和单元组成；树型压缩结构将多个二进制数压缩至两或者三个输出，求和模块将压缩结果相加输出最终结果。所述树型压缩结构以4:2压缩器为基本压缩单元，必要时配合以3:2压缩器。所述4:2压缩器的bit级结构包括LUT6‑2模块、第一muxcy模块与第一xorcy模块各一个，由Xilinx FPGA原语调用；LUT6‑2模块被配置为两个共输入且独立输出的LUT5，可以实现两个独立的二进制函数；第一muxcy模块与第一xorcy模块为CLB中的专用进位逻辑资源，两者被配置成一个3:2压缩器。按相同的思路设计了一种3:1压缩器作为Wallace树的最终求和单元。本发明用于实现多操作数加减法操作，不仅极大地提高了硬件资源的利用率，还减小了Wallace树的整体延迟与功耗。

技术领域

本发明属于可编程逻辑芯片应用技术领域，具体涉及一种基于Xilinx FPGA原语的Wallace树压缩器。

背景技术

Wallace树是由一系列压缩器构成的多级压缩结构，可以快速地完成多操作数的加减法操作，在并行硬件乘法、向量点乘等运算中广泛应用。Wallace本人最早提出的方案中是以压缩比为3:2的进位保存加法器（Carry Save Adder，CSA）作为基本模块构建了树型压缩结构。此后，Dadda提出了一种称为“j-k计数器”的新型压缩单元。在实际应用中，5-3计数器（即4:2压缩器）由于具有较好的平衡性和对称性，并拥有比CSA更高的压缩效率，成为目前乘法器中应用最广泛的压缩单元。

在硬件描述语言（Hardware Description Language，HDL）编写的代码进行程序综合（synthesis）时，一方面，综合的效果严重受制于代码的质量与风格，另一方面，FPGA的一些底层硬件模块甚至会限制综合器对其优化，这些往往导致综合器给出的结果不是最优的。原语（primitive）是FPGA集成开发环境提供的一种比HDL更加具体的硬件描述，与芯片底层具体的硬件模块直接对应，利用它能够获得更好的资源利用率或者更快的时序结果。

当前相关文献中报道的4:2压缩器硬件电路实现方法有两种：传统方法是直接将两个CSA串联，其结构如附图1所示，其中a,b,c,d表示4个输入，ci和co分别表示输入和输出的进位信号。CSA的本质是全加器（Full Adder，FA），关键路径为两级异或门逻辑。因此，该4:2压缩器产生进位信号C、伪和信号S分别需要两级和四级异或门的延迟，即进位信号必须等待伪和信号。这相当于延长了电路的时序，进而影响压缩树的整体压缩速度与功耗。

第二种实现方式如附图2所示，其中a,b,c,d表示4个输入，ci和co分别表示输入和输出的进位信号，采用基于2选1多路选择器的异或门逻辑优化传统方法的电路结构，保证伪和信号S和进位信号C能同时产生。此外，水平方向的进位链不会影响竖直方向的关键路径延迟，即产生S和C所需的时间不依赖于进位信号ci。优化后电路的关键路径为3个异或门逻辑，延迟约为一级CSA最大延迟的1.5倍，但是完成了两级CSA所做的压缩工作。S、C和co的产生逻辑分别为：

然而，在FPGA综合器的作用下，上述两种4:2压缩器尽管实现方法不同，却拥有相同的资源消耗与相近的关键路径延迟。原因在于：无论采用哪种逻辑门电路设计，综合器最后都将至少用三个LUT实现4:2压缩器三个输出对应的二进制函数。

发明内容

本发明的目的就是为了解决上述背景技术存在的不足，提供一种基于XilinxFPGA原语的Wallace树压缩器，以实现对FPGA硬件资源的最大化利用，减小Wallace树的整体延迟与功耗。