[发明专利]FVF结构开环型参考电压驱动电路

说明书

本发明公开了一种FVF结构开环型参考电压驱动电路，包括：第一运算放大器、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一恒定电流源、第二恒定电流源、第一NMOS（N型场效应管）管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一电阻和第一电容。本发明能够在低电源电压供电的工作情况下，提供具有很强驱动能力的参考电压，有利于逐次逼近模拟‑数字转换器中电容数字‑模拟转换阵列参考电压的高速切换，使CDAC参考电压的稳定时间得到极大的节省，提高异步逐次逼近模拟‑数字转换器的工作速度。

技术领域

本发明涉及参考电压驱动电路。

背景技术

逐次逼近模拟-数字转换器（SAR-ADC）具有结构简单、功耗低、面积小和易于集成等特点，广泛应用于中等精度(8～16位)中等速度（150Msps）领域。

常规SAR-ADC的时钟控制都是同步方式，即外部接入一个时钟，而片内的采样、转换、存储、输出的每一个步骤都由外部时钟定义。外部时钟的精度要与SAR-ADC 的采样精度匹配。除了需要保证时钟源的纯净，还要对时钟到芯片内部各个环节的噪声都非常小心。此外，高速的时钟频率需要片内的逻辑门有很强的驱动能力，这意味着很大的功耗。对于高速SAR-ADC 来说，做到 100MS/s 以上的速度，10 位以上的精度，采用同步控制是非常的不经济，难度也非常大。

异步时钟控制是近年来 SAR-ADC 提速的最重要的系统级解决方案。SAR-ADC 自身有一些特点，比如采样对时钟精度要求高，但转换对时钟精度几乎没有要求，刚好给异步时钟提供了发挥优势的空间。控制电路需要的脉冲自己产生，异步时钟控制放弃了同步时钟的分频操作，而是采用跟采样频率一样的外部时钟，把时钟分割成采样和转换两阶段。转换时系统对操作时钟边沿没有要求，把转换做成异步触发，用比较器触发 SAR 逻辑，SAR逻辑带动数字-模拟转换阵列（DAC Array）的方式完成N次比较。最后 N 个依次完成但未对齐时钟的数据通过同步方式输出结果。

异步SAR-ADC的基本结构如图2所示，外部时钟信号经过时钟发生电路产生采样时钟CLK_sample。采样时钟对输入差分信号INP、 INN进行采样后，由高速比较器比较，并通过异或产生Ready信号输入到多相位时钟发生器和逐次逼近逻辑组成的高速数字电路，一方面产生一个时钟信号通过延迟链给比较器提供比较时钟，另一方面经过DAC控制电路对SAR-ADC的开关电容阵列进行控制。

DAC的参考电压由外部带隙基准源（BG）经过参考电压驱动器（VREF BUF）产生。由于带隙基准源的驱动能力往往很弱，无法直接驱动DAC的参考电压，异步SAR-ADC内部时钟远远高于同步SAR-ADC的工作频率，为了减小DAC参考电压的稳定时间（settling time），需要一个具有很强驱动能力的参考电压驱动器。FVF结构(Flipped voltage follower，翻转电压跟随器）是一种常用的驱动方式，由于它的输出级工作在局部闭环模式（主极点在极高频），它具有很低的输出阻抗，具有很强的驱动能力。

传统的异步逐次逼近模拟-数字转换器（SAR-ADC）所用的FVF(Flipped voltagefollower，翻转电压跟随器）参考电压驱动器结构如图3所示，VIN是参考电压的输入，来源于带隙基准源(BGR)，因此VIN随工艺、电源电压、温度的变化幅度很小。由运放OPA和MOS管M13组成的参考电压闭环通路使MOS管M13源极电压输出能够稳定的跟随VIN，电容C1是环路稳定补偿电容。MOS管M13、M14组成翻转电压跟随器结构，可以使MOS管M13源极输出阻抗很小。MOS管M15、M16是M13、M14相同结构的FVF复制电路，因此VREF_OUT作为整个驱动器的输出与VIN保持一致。