[发明专利]基于加解锁访问机制的异构处理器数据读取装置及方法

权利要求书

1.基于加解锁访问机制的异构处理器数据读取装置，其特征在于，所述装置包括：第一处理器、第二处理器和总线接口处理单元；第一处理器、第二处理器为异构处理器；

总线接口处理单元至少包含两个FPGA控制器，记为第一FPGA控制器和第二FPGA控制器；第一FPGA控制器内设置有双数据缓存器；

第一处理器与第一FPGA控制器通过并行总线双向连接；

第二处理器与第二FPGA控制器通过并行总线双向连接；

第一FPGA控制器和第二FPGA控制器通过并行总线双向连接；

所述第一FPGA控制器和第二FPGA控制器物理隔离，采用不同的电源供电。

2.基于加解锁访问机制的异构处理器数据读取方法，所述方法基于权利要求1所述的读取装置实现，其特征在于，所述方法包括：

S1，第一FPGA控制器获取外部总线上的实时数据，并缓存在双数据缓存器中，双数据缓存器包含多个缓存区，记为第一缓存区、第二缓存区等；

S2，第一处理器和第二处理器分别周期性的向第一FPGA控制器发送加锁信号；

S3，第一FPGA控制器收到加锁信号后，停止获取外部总线上的数据；

S4，第一处理器读取第一缓存区内的数据，并发送解锁信号至第一FPGA控制器；

S5，第二处理器通过第二FPGA控制器读取第一缓存区内的数据，并发送解锁信号至第一FPGA控制器；

S6，第一FPGA控制器收到第一处理器发送的解锁信号以及第二处理器发送的解锁信号后，再次获取外部总线上的实时数据。

3.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S2中，第一处理器发送的加锁信号和第二处理器发送的加锁信号均用于对第一缓存区进行加锁。

4.根据权利要求3所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S3中，不论第一FPGA控制器收到第一处理器发送的加锁信号或者第二处理器发送的加锁信号，均对第一缓存区进行加锁。

5.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S3中，在加锁状态下，第一缓存区不能获取外部总线上的实时数据，外部总线的实时数据储存在其他未被加锁的缓存区内。

6.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S6中，第一FPGA控制器收到第一处理器发送的解锁信号以及第二处理器发送的解锁信号后，释放双数据缓存器空间，再次获取外部总线上的实时数据。

7.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S6中，第一FPGA控制器收到第一处理器发送的解锁信号后预设时间内仍然未收到第二处理器发送的解锁信号，则自动释放双数据缓存器；再次获取外部总线上的实时数据。

8.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S6中，第一FPGA控制器收到第二处理器发送的解锁信号后预设时间内仍然未收到第一处理器发送的解锁信号，则自动释放双数据缓存器，再次获取外部总线上的实时数据。

9.根据权利要求5所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，所述预设时间为3毫秒。

10.根据权利要求2所述的基于加解锁访问机制的异构处理器数据读取方法，其特征在于，S3中，所述方法还包括：

第一FPGA控制器收到加锁信号后，如果从外部总线上获取的数据更新了，则向第一处理器和第二处理器分别发送数据更新标志；

第一处理器和第二处理器收到数据更新标志后，开始读取双数据缓存器中的对应数据。