[发明专利]基于加解锁访问机制的异构处理器数据读取装置及方法

说明书

本发明属于飞行器控制技术领域，公开了一种基于加解锁访问机制的异构处理器数据读取装置及方法，包括：第一处理器、第二处理器和总线接口处理单元；第一处理器、第二处理器为异构处理器；总线接口处理单元至少包含两个FPGA控制器，记为第一FPGA控制器和第二FPGA控制器；第一FPGA控制器内设置有双数据缓存器；第一处理器与第一FPGA控制器通过并行总线双向连接；第二处理器与第二FPGA控制器通过并行总线双向连接；第一FPGA控制器和第二FPGA控制器通过并行总线双向连接，以解决现有异构处理器平台无法同时获取相同总线输入的问题。

技术领域

本发明涉及但不限于飞行器控制技术领域，尤其涉及一种基于加解锁访问机制的异构处理器数据读取装置及方法。

背景技术

随着飞机平台的功能不断增加和功能复杂度的提升，机载飞行控制计算机系统在飞机平台中的应用不断扩展，对飞行控制计算机系统的性能、安全性、可靠性要求不断提升。

传统的机载飞行控制计算机常采用相同架构处理器之间备份冗余的方式进行工作，这种方式可以保证在一台计算机失效时，备份计算机正常工作，保证计算机系统正常工作，以此提高可靠性。

对于采用相似余度的飞行控制计算机系统，多台结构完全相同的计算机，在相同的指令控制下，运行相同的程序，并时刻处于相同的工作状态,因此通道间的耦合十分紧密。经验表明，余度通道耦合越紧,受共模故障影响使整个系统崩溃的可能性越大。因此，如何有效的抑制共模故障是飞行控制计算机总体设计的又一关键技术。

对于可靠性与安全性要求更高的大型客机，飞行控制计算机系统中采用了非相似余度技术，即采用多个不同版本的程序运行在多个不同的硬件通道上,有效的抑制了一些共模故障，如系统、软硬件的规范错误，软硬件的设计和实现错误，把飞行控制计算机系统的失效概率降低到10^-10/飞行小时。因此，在机载计算机系统中，使用异构处理器计算平台，处理器之间架构不同，任务指令相同，用来消除处理器系统的共模故障。

不同处理器架构运算周期、同步均有细小差别，若不对其输入信号进行处理，常会出现异构处理器同时输入数据不相同的情况。

发明内容

针对上述背景技术中的问题及缺点，本发明的目的在于提出一种基于加解锁访问机制的异构处理器数据读取装置及方法，用于机载飞行控制计算机异构处理器总线输入信号的同步，以解决现有异构处理器平台无法同时获取相同总线输入的问题。

为达到上述目的，本发明采用如下技术方案予以实现。

技术方案一：

基于加解锁访问机制的异构处理器数据读取装置，所述装置包括：第一处理器、第二处理器和总线接口处理单元；第一处理器、第二处理器为异构处理器；

总线接口处理单元至少包含两个FPGA控制器，记为第一FPGA控制器和第二FPGA控制器；第一FPGA控制器内设置有双数据缓存器；第一FPGA控制器和第二FPGA控制器为异构FPGA控制器；

第一处理器与第一FPGA控制器通过并行总线双向连接；

第二处理器与第二FPGA控制器通过并行总线双向连接；

第一FPGA控制器和第二FPGA控制器通过并行总线双向连接。

所述第一FPGA控制器和第二FPGA控制器物理隔离，采用不同的电源供电。

技术方案二：

基于加解锁访问机制的异构处理器数据读取方法，所述方法基于技术方案一的读取装置实现，所述方法包括：

S1，第一FPGA控制器获取外部总线上的实时数据，并缓存在双数据缓存器中，双数据缓存器包含多个缓存区，记为第一缓存区、第二缓存区等等；