[发明专利]存储器内的可配置运算单元

权利要求书

1.一种存储器内的可配置运算单元，其特征在于，包括：

第一输入晶体管，具有第一端、耦接第一输入位线的控制端、以及第二端；

第一权重晶体管，具有耦接所述第一输入晶体管的所述第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端；

第一电阻器，耦接于所述第一输入晶体管的所述第一端与共同信号线之间；

第二输入晶体管，具有第一端、耦接第二输入位线的控制端、以及第二端；

第二权重晶体管，具有耦接所述第二输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接所述第一读出位线的第二端；以及

第二电阻器，耦接于所述第二输入晶体管的所述第一端与所述共同信号线之间，

其中所述第二电阻器的电阻值不同于所述第一电阻器的电阻值。

2.根据权利要求1所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。

3.根据权利要求1所述的可配置运算单元，其特征在于，更包括：

第三输入晶体管，具有第一端、耦接第三输入位线的控制端、以及第二端；

第三权重晶体管，具有耦接所述第三输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接第二读出位线的第二端；

第三电阻器，耦接于所述第三输入晶体管的所述第一端与所述共同信号线之间；

第四输入晶体管，具有第一端、耦接第四输入位线的控制端、以及第二端；

第四权重晶体管，具有耦接所述第四输入晶体管的所述第二端的第一端、接收所述第一权重位的控制端、以及耦接所述第二读出位线的第二端；以及

第四电阻器，耦接于所述第四输入晶体管的所述第一端与所述共同信号线之间，

其中所述第四电阻器的电阻值不同于所述第三电阻器的电阻值。

4.根据权利要求3所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，所述第四电阻器的电阻值为所述第三电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。

5.根据权利要求3所述的可配置运算单元，其特征在于，更包括：

第五输入晶体管，具有第一端、耦接所述第一输入位线的控制端、以及第二端；

第五权重晶体管，具有耦接所述第五输入晶体管的所述第二端的第一端、接收第二权重位的控制端、以及耦接所述第一读出位线的第二端；

第五电阻器，耦接于所述第五输入晶体管的所述第一端与所述共同信号线之间；

第六输入晶体管，具有第一端、耦接所述第二输入位线的控制端、以及第二端；

第六权重晶体管，具有耦接所述第六输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第一读出位线的第二端；以及

第六电阻器，耦接于所述第六输入晶体管的所述第一端与所述共同信号线之间，

第七输入晶体管，具有第一端、耦接所述第三输入位线的控制端、以及第二端；

第七权重晶体管，具有耦接所述第三输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第二读出位线的第二端；

第七电阻器，耦接于所述第七输入晶体管的所述第一端与所述共同信号线之间；

第八输入晶体管，具有第一端、耦接所述第四输入位线的控制端、以及第二端；

第八权重晶体管，具有耦接所述第八输入晶体管的所述第二端的第一端、接收所述第二权重位的控制端、以及耦接所述第二读出位线的第二端；以及

第八电阻器，耦接于所述第八输入晶体管的所述第一端与所述共同信号线之间，

其中所述第六电阻器的电阻值不同于所述第五电阻器的电阻值，且所述第八电阻器的电阻值不同于所述第七电阻器的电阻值。

6.根据权利要求5所述的可配置运算单元，其特征在于，所述第二电阻器的电阻值为所述第一电阻器的电阻值的2的n次方倍，所述第四电阻器的电阻值为所述第三电阻器的电阻值的2的n次方倍，所述第六电阻器的电阻值为所述第五电阻器的电阻值的2的n次方倍，且所述第八电阻器的电阻值为所述第七电阻器的电阻值的2的n次方倍，n为大于等于1的正整数。