[发明专利]存储器内的可配置运算单元

说明书

本发明提供一种存储器内的可配置运算单元，包括第一输入晶体管、第一权重晶体管、第一电阻器、第二输入晶体管、第二权重晶体管、以及第二电阻器。第一输入晶体管、第一权重晶体管及第一电阻器串联耦接于第一读出位线与共同信号线之间，其中第一输入晶体管耦接第一输入位线，并且第一权重晶体管接收第一权重位。第二输入晶体管、第二权重晶体管及第二电阻器串联耦接于第一读出位线与共同信号线之间，其中第二输入晶体管耦接第二输入位线，并且第二权重晶体管接收第二权重位。

技术领域

本发明涉及一种运算单元，且特别是涉及一种存储器内的可配置运算单元。

背景技术

存储器内运算(Computing in memory，CIM)技术被视为解决存储器墙(memorywall)的有效技术之一，其利用在存储器内运算来减少数据搬移的次数，可以大为提升指令周期至传统架构的几百甚至几千倍以上。现今大型人工智能(artificial intelligence，AI)网络(例如深度神经网络(Deep Neural Network，DNN))因为很大一部分的能量被消耗在数据的搬移中，但通过存储器内运算的技术亦能大幅降低因数据搬移而虚耗掉的能量，可说是兼具增加运算能力及降低功耗的未来人工智能潜力技术。

存储器内运算的潜力使得许多厂商及研究单位均投入并发表许多新颖的技术，大多都是将运算单元变更为模拟型态，并判断开启数量的模拟累加值作为数据与权重进行乘积累加运算(Multiply Accumulate，MAC)的结果，其中静态随机存取存储器(SRAM)大多利用将位线(BL)充电后之放电时间来判断乘积累加运算的值。举例来说，如果开启的胞元(cell)的数量越多，则放电速度越快；开启的胞元的数量越少，放电速度则较慢。因此，在固定时间下测量位线剩余的电量后则可反推目前的乘积累加运算的值。

然而，因为位线本身可储存的电荷(charge)量并不多，当同时开启的胞元数量太多时，则会因漏电速度太快，而在固定时间内不易判断的问题，因此通常静态随机存取存储器的存储器内运算是无法同时开启太多数量的数据信道(data channel)输入数据来执行C存储器内运算。如此一来，虽然静态随机存取记忆体操作速度极快，但平行度却难以提升，且如果要改动存储器胞元，可能会造成存储器的良率下降等问题。

另一种新颖技术则是利用电阻式(resistive)存储器(例如电阻式存储器(Resistive random-access memory，RRAM))进行存储器内运算的乘积累加运算，利用流过不同的开启数量等效阻值的电流作为乘积累加运算的值，此方式可使同时可开启的数据信道的数量增加。然而，因胞元并联后等效电阻将急速降低的因素(R/N ratio)，当等效电阻降低到一定程度时，走在线的寄生阻值将会变为主导值，使得若要开启足够的数量，则胞元的阻值必须够高，通常需达数十万欧姆(ten k)等级，此对电阻式存储器、磁阻式随机存取存储器(Magnetoresistive Random Access Memory，MRAM)等电阻式存储器而言并不容易达到。因此，目前在电阻式存储器中进行存储器内运算的技术仍处于数十数据信道的运算等级。

发明内容

本发明是针对一种存储器内的可配置运算单元，可以在不改动存储器数组的情况下，达到乘积累加运算的功能。

根据本发明的实施例，存储器内的可配置运算单元，包括第一输入晶体管、第一权重晶体管、第一电阻器、第二输入晶体管、第二权重晶体管、以及第二电阻器。第一输入晶体管具有第一端、耦接第一输入位线的控制端、以及第二端。第一权重晶体管具有耦接第一输入晶体管的第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端。第一电阻器耦接于第一输入晶体管的第一端与共同信号线之间。第二输入晶体管具有第一端、耦接第二输入位线的控制端、以及第二端。第二权重晶体管具有耦接第二输入晶体管的第二端的第一端、接收第一权重位的控制端、以及耦接第一读出位线的第二端。第二电阻器耦接于第二输入晶体管的第一端与共同信号线之间。第二电阻器的电阻值不同于第一电阻器的电阻值。