[发明专利]一种封装结构及其制备方法

说明书

本发明提供一种封装结构及制备方法，包括：下部封装体、上部封装体和设置于下部封装体和上部封装体之间的第一重布线堆叠层，第一重布线堆叠层电性连接下部封装体和上部封装体；下部封装体包括预制基板和围绕预制基板周边的第一塑封层；其中，第一重布线堆叠层的最小线宽/线距小于预制基板的最小线宽/线距。下部封装体包括预制基板和设置于预制基板上方，且最小线宽/线距小于预制基板的第一重布线堆叠层，利用线宽/线距较小的第一重布线堆叠层实现在封装结构中集成更多的芯片和/或器件封装体。

技术领域

本发明属于半导体封装技术领域，特别关于一种封装结构及其制备方法。

背景技术

高速运算和人工智能的快速发展，对半导体芯片、封装体的封装提出更高的要求。特别是对封装基板提出了更高的要求，通常需要层压基板具有更窄的线宽/线距、更好的电压降控制。而传统的层压基板布线的线宽/线距通常在15um/15um左右，已经越来越不能满足应用于高速运算和人工智能的电子元器件所需要的高密度封装的需求。

另外，传统的层压基板技术在1)堆叠介电材料的供应；2)制造周期；3)小于10um的线宽距布线以及埋入芯片的良率控制等方面均存在较大的困难。

因此，需要提出一种新的封装结构及制备方法，克服传统层压基板因布线的线宽/线距较宽不能满足高密度封装的需求。

发明内容

本发明提供一种封装结构及制备方法，以使线宽/线距较大的预制基板能够满足高密度集成需求。

为解决上述问题，本发明技术方案提供了一种封装结构，所述封装结构包括：下部封装体，设置于所述下部封装体上方的上部封装体，以及设置于所述下部封装体和所述上部封装体之间的第一重布线堆叠层，所述第一重布线堆叠层电性连接所述下部封装体和上部封装体；所述下部封装体包括预制基板和围绕所述预制基板周边的第一塑封层；所述上部封装体包括设置于所述第一重布线堆叠层上方的互联芯片封装层，设置于所述互联芯片封装层上方的第二重布线堆叠层和设置于所述第二重布线堆叠层上方的具有芯片和/或器件封装体的封装层；所述互联芯片封装层包括多个金属导通柱和第二塑封层，所述第二塑封层于所述第一重布线堆叠层上方塑封所述多个金属导通柱，所述第一重布线堆叠层和所述第二重布线堆叠层通过所述多个金属导通柱电性连接；其中，所述第一重布线堆叠层的最小线宽/线距小于所述预制基板的最小线宽/线距。

作为可选的技术方案，所述第一重布线堆叠层的最小线宽/线距和所述第二重布线堆叠层的最小线宽/线距分别小于10μm。

作为可选的技术方案，所述互联芯片封装层还包括埋设于所述第二塑封层中的互联芯片，所述互联芯片正装键合所述第一重布线堆叠层上方；且所述互联芯片面对所述第二重布线堆叠层一侧的表面上设置互联重布线堆叠层，所述互联重布线堆叠层的最小线宽/线距小于2μm，且所述互联重布线堆叠层中包括至少一个电容。

作为可选的技术方案，具有芯片和/或器件封装体的封装层中，所述芯片和/或所述器件封装体倒装键合于所述第二重布线堆叠层上方，并与所述第二重布线堆叠层电性连接；其中，具有芯片和/或器件封装体的封装层还包括第三塑封层，所述第三塑封层于所述第二重布线堆叠层上方塑封所述芯片和/或器件封装体，所述芯片的背面和/或所述器件封装体的背面分别自所述第三塑封层中露出。

作为可选的技术方案，所述预制基板远离所述第一重布线堆叠层的背侧还包括若干金属凸块或者焊球，所述若干金属凸块或者焊球与所述预制基板内的导电层电性连接。

作为可选的技术方案，还包括：至少一个第一硅电容芯片和/或至少一个第二硅电容芯片；其中，所述至少一个第一硅电容芯片埋设于所述预制基板的第一基材层中，且所述至少一个第一硅电容芯片与所述第一重布线堆叠层直接电性连接；所述至少一个第二硅电容芯片埋设于所述第二塑封层中，且所述至少一个第二硅电容芯片与所述第一重布线堆叠层或所述第二重布线堆叠层直接电性连接。