[发明专利]一种晶振输出稳定判断及控制电路

权利要求书

1.一种晶振输出稳定判断及控制电路，其特征在于：所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；

所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；

所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；

所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输入的时钟信号送出。

2.根据权利要求1所述的一种晶振输出稳定判断及控制电路，其特征在于：所述低频时钟生成模块包括二分频模块与计数器模块；

所述二分频模块，用于将振荡器输出的时钟信号二分频；

所述计数器模块，用于将二分频模块输入的时钟信号进行分频。

3.根据权利要求1所述的一种晶振输出稳定判断及控制电路，其特征在于：所述时钟信号占空比检测模块包括RC低通滤波器、比较器、第一逻辑与门和第一D触发器；

所述RC低通滤波器输入端连接振荡器输出端相连，输出端与比较器连接，用于将时钟信号生成一个与占空比成比例的直流电平信号小；

所述比较器包括高位迟滞比较器与低位迟滞比较器；所述高位迟滞比较器顶部参考电压对应时钟信号占空比的峰值，所述低位迟滞比较器底部参考电压对应时钟信号占空比的谷值，所述高位迟滞比较器与低位迟滞比较器输出通过第一逻辑与门与第一D触发器输出端连接，用于判别合规时钟信号；

所述第一逻辑与门输出端连接第一D触发器，根据比较器向第一D触发器输出高电平信号；

所述第一D触发器用于接收第一逻辑与门和低频时钟生成模块传输的信号，并向时钟输出控制模块输出触发信号。

4.根据权利要求3所述的一种晶振输出稳定判断及控制电路，其特征在于：所述第一D触发器数量为若干个。

5.根据权利要求3所述的一种晶振输出稳定判断及控制电路，其特征在于：所述时钟输出控制模块包括第二D触发器与第三逻辑与门；所述第二D触发器时钟信号来自振荡器的输出，复位信号来自第一D触发器的触发信号；所述第二D触发器输出的触发信号与振荡器输出信号通过第三逻辑与门将振荡器输出的时钟信号送出。