[发明专利]一种晶振输出稳定判断及控制电路

说明书

本发明公开一种晶振输出稳定判断及控制电路，所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；所述电路输入端与振荡器输出端相连接；所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输出的时钟信号送出。

技术领域

本发明涉及晶体振荡器技术领域，具体涉及一种晶振输出稳定判断及控制电路。

背景技术

晶振电路是与片外谐振腔晶体配合组成振荡电路，从而产生稳定的时钟输出，为芯片内部提供参考时钟信号，否则内部电路将无法正常工作。能否提供以及什么时候可以提供这个稳定的时钟信号，是关系芯片能否正常工作的关键。因此判断晶振电路是否已经输出稳定的时钟信号的判断电路成为芯片成功的核心。

晶振电路在刚刚开始起振的过程中，由于振荡振幅较小，因此反相器的工作不是很好，产生占空比过大或过小的时钟信号，如果将时钟信号直接送到芯片核心电路，由于信号的占空比过大或者过小，容易使核心电路工作常态异常，从而导致致命问题。

现有的晶振电路大多没有判断机制来判定振荡器输出信号的质量，直接将输出信号送到数字模块，从而容易引起逻辑错误；因此需要一个检测电路来判断振荡电路是否已经输出稳定且占空比接近50％的时钟信号。

发明内容

本发明针对现有技术存在的不足，提供了一种晶振输出稳定判断及控制电路，具体技术方案如下：

一种晶振输出稳定判断及控制电路，所述电路自电路输入端朝向电路输出端包括有低频时钟生成模块、时钟信号占空比检测模块和时钟输出控制模块；

所述低频时钟生成模块输入端与振荡器输出端连接，输出端与时钟信号占空比检测模块连接，用于将振荡器输出的时钟信号二分频，并向时钟信号占空比检测模块提供触发信号；

所述时钟占空比检测模块输入端与振荡器输出端连接，输出端连接时钟输出控制模块；用于检测时钟信号占空比比值，待时钟信号占空比满足要求时向时钟输出控制模块输出复位信号；

所述时钟输出控制模块输入端与振荡器输出端连接；输出端为电路输出端；用于将振荡器输入的时钟信号送出。

作为上述技术方案的改进，所述低频时钟生成模块包括二分频模块与计数器模块；

所述二分频模块，用于将振荡器输出的时钟信号二分频；

所述计数器模块，用于计数两次便清零一次并输出一个低频时钟信号实现二分频功能。

作为上述技术方案的改进，所述时钟信号占空比检测模块包括RC低通滤波器、比较器、第一逻辑与门和第一D触发器；

所述RC低通滤波器输入端连接振荡器输出端相连，输出端与比较器连接，用于将时钟信号生成一个与占空比成比例的直流电平信号小；

所述比较器包括高位迟滞比较器与低位迟滞比较器；所述高位迟滞比较器顶部参考电压对应时钟信号占空比的峰值，所述低位迟滞比较器底部参考电压对应时钟信号占空比的谷值，所述高位迟滞比较器与低位迟滞比较器输出通过第一逻辑与门与第一D触发器输出端连接，用于判别合规时钟信号；

所述第一逻辑与门输出端连接第一D触发器，根据比较器向第一D触发器输出高电平信号；

所述第一D触发器用于接收第一逻辑与门和低频时钟生成模块传输的信号，并向时钟输出控制模块输出触发信号。

作为上述技术方案的改进，所述第一D触发器数量为若干个。