[发明专利]一种半导体器件的制备方法

说明书

本发明提供一种半导体器件的制备方法，包括：提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；刻蚀所述顶层金属层上方的所述第二介质层的部分厚度，并对所述第二介质层进行平坦化工艺，通过刻蚀工艺均匀所述第二介质层的形状，进而对所述第二介质层的研磨速度，避免所述顶层金属层收集等离子体沉积过程中产生的游离电荷而导致的等离子损伤及漏电问题。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件的制备方法。

背景技术

在半导体器件的制作过程中，通常需要在衬底上沉积薄膜以形成所需的器件，例如在衬底上沉积金属薄膜作为金属层，在衬底沉积介质层等，为了提高所沉积薄膜的结构致密性，通常将等离子体工艺和化学气相沉积工艺相结合，例如采用等离子增强化学气相沉积工艺(PECVD)或高密度等离子体化学气相沉积工艺(HDPCVD)进行薄膜沉积。

现有的薄膜沉积技术包括以下步骤：将衬底放置于沉积室中的静电卡盘上；向沉积室通入待反应气体，打开射频源，并采用低射频功率加热待反应气体；最后采用高射频功率电离待反应气体以形成等离子体，并在衬底上沉积形成薄膜。

理论上等离子体总的对外呈电中性，也就是说等离子体内的正离子与负离子是等量的，但实际上进入衬底中的正负离子在局部区域中不是等量的，进而会在所述衬底的表面产生大量的游离电荷。在形成金属层时，金属层会收集衬底上的游离电荷并将大量电荷传至栅极结构上，在栅极结构下方的栅氧化层中形成漏电流，当累积的电荷达到一定的数量时，漏电流会在栅氧化层中放电，对栅氧化层产生等离子损伤，从而降低半导体器件的耐击穿性能。并且随着近年来半导体器件特征尺寸的不断减小，栅氧化层的厚度也在不断减小，等离子损伤造成的漏电现象更加严重，甚至会造成器件的报废。

发明内容

本发明的目的在于提供一种半导体器件的制备方法，减小半导体器件的等离子损伤及漏电现象。

为了达到上述目的，本发明提供了一种半导体器件的制备方法，包括：

提供衬底，所述衬底上形成有栅极结构，所述栅极结构两侧的衬底内形成有源区和漏区；

在所述衬底上形成第一介质层，所述第一介质层覆盖所述衬底及所述栅极结构；

在所述第一介质层上形成顶层金属层，且所述顶层金属层与所述栅极结构、所述源区和所述漏区电连接；

在所述第一介质层及所述顶层金属层上顺形地形成第二介质层；

刻蚀所述顶层金属层上方的所述第二介质层的部分厚度；

对所述第二介质层进行平坦化工艺以减薄所述顶层金属层上方的所述第二介质层。

可选的，对所述第二介质层进行平坦化工艺之后，所述顶层金属层上方的第二介质层的厚度为1μm～1.3μm。

可选的，刻蚀所述顶层金属层上方的所述第二介质层的部分宽度，在所述顶层金属层上方的所述第二介质层的中形成至少一个凸起部。

可选的，对所述第二介质层进行平坦化工艺直至去除所述凸起部。

可选的，去除所述凸起部之后，继续对所述第二介质层进行平坦化工艺，以去除所述顶层金属层上方剩余的所述第二介质层的部分厚度。

可选的，刻蚀以去除所述顶层金属层上方的所述第二介质层的全部宽度。

可选的，所述第二介质层的厚度大于所述顶层金属层的厚度。

可选的，所述第二介质层与所述顶层金属层的厚度差大于1μm。