[发明专利]一种基于FPGA的视频叠加方法、装置、设备和介质

说明书

本发明公开了一种基于FPGA的视频叠加方法、装置、设备和介质，方法包括：通过FPGA响应外部CPU或MCU输入的视频叠加参数，采集多个待叠加视频数据；根据视频叠加参数对各待叠加视频数据进行像素提取，以获取到各待叠加视频数据分别对应的有效像素数据；将各有效像素数据写入至DDR；当接收到视频输出同步信号时，从DDR读取各有效像素数据并按照视频叠加参数进行叠加，生成目标叠加视频数据并输出。从而解决现有的视频叠加方案需要缓存全部视频至DDR，占用的DDR带宽较多，硬件成本较高的技术问题，通过对待叠加视频数据进行有效像素数据的提取，以减少缓存至DDR的视频数据量，进而减少DDR占用带宽和硬件成本。

技术领域

本发明涉及视频叠加技术领域，尤其涉及一种基于FPGA的视频叠加方法、装置、设备和介质。

背景技术

随着视频处理技术的不断发展，视频叠加功能也逐渐成为大部分视频处理设备的常用功能之一。

目前的视频处理设备常用的视频叠加方案通常是基于ASIC(ApplicationSpecific Integrated Circuit，专用集成电路)和FPGA(Field Programmable GateArray，现场可编程逻辑门阵列)的基础上实现的。其中，更为常见的是基于FPGA的视频处理设备，为实现多路设备的任意叠加，通常是将输入到系统中的所有视频都缓存到DDR(Double Data Rate，双倍速率同步动态随机存储器)中，当需要进行视频叠加时，将所有完整视频从DDR读出，再根据所需要的层叠关系进行叠加。

但上述视频叠加方案需要缓存全部视频至DDR，占用的DDR带宽较多，硬件成本较高。

发明内容

本发明提供了一种基于FPGA的视频叠加方法、装置、设备和介质，解决了视频叠加方案需要缓存全部视频至DDR，占用的DDR带宽较多，硬件成本较高的技术问题。

本发明第一方面提供的一种基于FPGA的视频叠加方法，应用于现场可编程逻辑门阵列FPGA，所述FPGA包括双倍速率同步动态随机存储器DDR，所述方法包括：

响应输入的视频叠加参数，采集多个待叠加视频数据；

根据所述视频叠加参数对各个所述待叠加视频数据进行像素提取，分别得到对应的有效像素数据；

将各个所述有效像素数据写入至所述DDR；

当接收到视频输出同步信号时，从所述DDR读取各个所述有效像素数据并按照所述视频叠加参数进行叠加，输出目标叠加视频数据。

可选地，所述视频叠加参数包括层叠位置关系参数和层叠时序参数，各个所述待叠加视频数据分别具有对应的视频尺寸；所述根据所述视频叠加参数对各个所述待叠加视频数据进行像素提取，分别得到对应的有效像素数据的步骤，包括：

按照所述层叠位置关系参数，分别确定各个所述待叠加视频数据所处的视频图层；所述待叠加视频数据包括多个视频像素点；

按照所述层叠时序参数，分别确定各个所述待叠加视频数据对应的叠加时段；

选取所述视频图层处于最底层的待叠加视频数据内的起始视频像素点为原点，构建处于所述叠加时段的像素点坐标系；

分别确定处于所述视频图层的剩余层的待叠加视频数据在所述像素点坐标系内的首位像素点坐标；

按照所述视频图层从底至上逐一根据各个待叠加视频数据对应的首位像素点坐标和所述视频尺寸，得到各个待叠加视频数据对应的有效像素数据。

可选地，所述按照所述视频图层从底至上逐一根据各个待叠加视频数据对应的首位像素点坐标和所述视频尺寸，得到各个待叠加视频数据对应的有效像素数据的步骤，包括：