[发明专利]基于忆阻器阵列的逻辑门电路及全加器实现方法

说明书

本发明公开了一种基于忆阻器阵列的逻辑门电路及全加器实现方法，所述逻辑门电路包括两个连接时钟信号的解码器，两个电压控制器以及由若干忆阻器、字线以及多若干位线构成的忆阻器阵列；本发明能够基于忆阻器阵列实现互补式阻性开关，使用同行的不同忆阻器来组合操作以实现与门、或门、全加器。本发明提供的方案能够减少实现与门、或门、全加器的操作步骤和忆阻器数量开销，降低整体的能耗。

技术领域

本发明涉及数字电路技术领域，具体涉及一种基于忆阻器阵列的逻辑门电路以及忆阻器在实现与门、或门、全加器方面的应用。

背景技术

随着半导体制造工艺技术的发展，集成电路的集成度和复杂度日益增加，其特征尺寸不断缩小，目前已经达到了纳米级。在纳米级工艺阶段，IC面临越来越多的问题。忆阻器作为一种新型纳米器件，具有尺寸小、能耗超低以及读写时间短等优点，并且能够嵌入到交叉阵列中，是实现大规模存储的关键。

忆阻器除了能够进行数据存储，同时还能用来进行逻辑计算。目前已有多种基于忆阻器的逻辑被提出，并且已经应用到交叉阵列中实现基本逻辑门电路。但是如公告日为2018.01.26，公开号为CN105356876A的中国发明专利：基于忆阻器的逻辑门电路所示，将单个逻辑应用到交叉阵列中实现复杂电路时，操作步骤繁琐，并且忆阻器开销较大，因此现有技术仍具有不少局限性。

发明内容

本发明提出一种基于忆阻器阵列的逻辑门电路及全加器实现方法，用以克服现有技术存在的操作步骤繁琐、忆阻器开销大等问题。

为了实现上述任务，本发明采用以下技术方案：

一种基于忆阻器阵列的逻辑门电路，包括1条字线WL，B条位线BL_b{b＝1,2…B}，第一电压控制器，第二电压控制器，解码器以及B个忆阻器M_b；

其中，字线WL分别与各位线BL_b相交；各位线BL_b分别连接所述第一电压控制器的输出端；字线WL连接所述第二电压控制器的输出端；

所述第一电压控制器与第二电压控制器的输入端各连接一个解码器，解码器输入端均连接时钟信号CLK；

各忆阻器M_b的正极连接对应下标的位线BL_b，负极连接字线WL，构成忆阻器阵列。

进一步地，对于负极连接于同一条字线WL的各忆阻器：

所述时钟信号CLK为高电平时表示逻辑1，连通其中两个忆阻器组成互补阻性开关，这两个忆阻器的字线端悬空，并在对应的位线端施加电压来执行逻辑运算，或：

时钟信号为低电平时代表逻辑0，连通其中的一个忆阻器，在该忆阻器对应的位线端与字线端施加电压来执行逻辑运算。

进一步地，所述忆阻器M_b以阻值的形式存储输入量P或输入量Q或逻辑运算结果，处于高阻R_OFF状态时表示逻辑0，低阻R_ON状态时表示逻辑1；所述第一电压控制器、第二电压控制器输出端电压表示忆阻器的电压输入，输出端电压为高电压V_H时表示逻辑1，输出端电压为低电压V_L时表示逻辑0；电压控制器的输出存在三种状态，分别为高电压V_H、低电压V_L和悬空Floating。

进一步地，在逻辑运算的过程中：

存储了输入量P的忆阻器M_P以及存储了输入量Q的忆阻器M_Q，字线WL端处于悬空状态，解码器控制第一电压控制器在忆阻器对应位线端施加电压信号执行逻辑运算并将结果存储于忆阻器M_P和M_Q；