[发明专利]使FPGA GTY bank同时接入4路时钟的电路及实现方法

权利要求书

1.一种使FPGAGTYbank同时接入4路时钟的电路，包括本地晶振G1、FPGA芯片U1、时钟芯片U2，其特征在于：所述的时钟芯片U2为具备4个DPLL，支持4路输入端、4路输出端的可编程低抖动时钟芯片，本地晶振G1输出异步时钟，连接在时钟芯片U2的1路输入端，FPGA芯片U1的3个接口输出同步时钟，连接在时钟芯片U2的其余3路输入端，时钟芯片U2的4路输出端输出4路时钟，连接FPGA芯片U1的3个连续的GTYbank时钟输入接口。

2.采用权利要求1所述的使FPGAGTYbank同时接入4路时钟的电路的实现方法，其特征在于：FPGA芯片U1的 GTY bankn本身仅有2路时钟输入管脚MGTREFCLK，输入两种不同的时钟，根据这两种时钟频率，处理2种相对应的高速数据信号，又基于FPGA芯片U1的GTYbank时钟借用特性，FPGA芯片U1的 GTY bankn使用GTY bankn-1、GTY bankn-2、GTY bankn+1、GTY bankn+2时钟输入管脚MGTREFCLK上的时钟，作为其输入时钟，这样，FPGA芯片U1的 GTY bankn如果有多路时钟输入，就处理多种与时钟频率相匹配的高速数据信号，时钟芯片U2为具备4个DPLL，支持4路输入、4路输出的可编程低抖动时钟芯片，本地晶振G1作为时钟芯片U2提供一路输入时钟，为时钟芯片U2提供稳定的本地时钟源，用于生成无特殊要求的异步系统时钟，FPGA芯片U1输出3路时钟，连接到时钟芯片U2剩余3路输入管脚上，为时钟芯片U2提供恢复时钟，用于生成对时钟信号由同步要求而定，时钟芯片U2分别从4个输出端口输出，并分别连接到FPGA芯片U1的GTY bankn，这样，FPGA芯片U1的 GTY bankn就有4路时钟输入，处理4种与时钟频率相匹配的高速数据信号，同理，FPGA芯片U1的GTYbankn-1、GTY bankn+1同样有4路时钟输入，均处理4种与时钟频率相匹配的高速数据信号。