[发明专利]使FPGA GTY bank同时接入4路时钟的电路及实现方法

说明书

本发明涉及一种使FPGAGTYbank同时接入4路时钟的电路及实现方法，电路包括本地晶振G1、FPGA芯片U1、时钟芯片U2，时钟芯片U2具备4个DPLL，FPGAGTYbank支持两路时钟输入，又基于GTYbank时钟借用特性，可将相邻GTYbank时钟输入端的时钟，作为其输入时钟，这样，FPGA芯片U1的GTY bank有4路时钟输入，可以处理4路与时钟频率相匹配的高速信号。电路简单，可同时提供4路时钟；解决了多种信号同时处理的问题，并可同时满足高速信号对同步和异步时钟的需求。

技术领域

本发明涉及一种时钟电路，特别涉及一种使FPGAGTYbank同时接入4路时钟的电路及实现方法。

技术背景

随着光通信技术的不断向前发展，传输信号速率从原来的2.5Gbps，10Gbps，升级到40Gbps，100Gbps，相应的接口规范、处理协议也在不断的完善和使用中。信号格式从以往的SDH信号，逐步向着以太网信号、OTN信号过渡。并且，随着以太网技术的进步，以太网信号逐步被更广泛的使用起来。而在大数据，云计算等新兴技术不断发展的背景下，高速率、大带宽的OTN信号，日益成为通信链路中必不可少的信号格式。

目前的通信链路中既有原始的SDH信号、以太网信号，也有新兴的OTN信号，出现了多种速率信号并存的局面。而每种信号对应的信号速率不同、协议不同、处理数据所必须的时钟频率也不同。通常要采用不同的接口板，区分不同的信号速率，完成信号的输入输出工作。由于处理的信号速率不同、时钟不同，每种接口板的硬件电路不一致，无法通用。这样，不仅增加了处理复杂性，浪费了设备成本，也给通信机房内线路调度、数据分析带来了巨大的工作量。

发明内容

鉴于现有技术存在的问题，本发明提供一种使FPGAGTYbank同时接入4路时钟的电路及实现方法，在不改变任何硬件电路的情况下，具有FPGA的3个连续的GTYbank均可同时接入4种时钟的功能，具体技术方案是，一种使FPGAGTYbank同时接入4路时钟的电路，包括本地晶振G1、FPGA芯片U1、时钟芯片U2，其特征在于：所述的时钟芯片U2为具备4个DPLL，支持4路输入端、4路输出端的可编程低抖动时钟芯片，本地晶振G1输出异步时钟，连接在时钟芯片U2的1路输入端，

FPGA芯片U1的3个接口输出同步时钟，连接在时钟芯片U2的其余3路输入端，时钟芯片U2的4路输出端输出4路时钟，连接FPGA芯片U1的3个连续的GTYbank时钟输入接口。

采用权利要求1所述的使FPGAGTYbank同时接入4路时钟的电路的实现方法，其特征在于：FPGA芯片U1的 GTY bankn本身仅有2路时钟输入管脚MGTREFCLK，输入两种不同的时钟，根据这两种时钟频率，处理2种相对应的高速数据信号，又基于FPGA芯片U1的GTYbank时钟借用特性，FPGA芯片U1的 GTY bankn使用GTY bankn-1、GTY bankn-2、GTY bankn+1、GTY bankn+2时钟输入管脚MGTREFCLK上的时钟，作为其输入时钟，这样，FPGA芯片U1的 GTY bankn如果有多路时钟输入，就可以处理多种与时钟频率相匹配的高速数据信号，时钟芯片U2为具备4个DPLL，支持4路输入、4路输出的可编程低抖动时钟芯片，本地晶振G1作为时钟芯片U2提供一路输入时钟，主要为时钟芯片U2提供稳定的本地时钟源，用于生成无特殊要求的异步系统时钟，FPGA芯片U1输出3路时钟，连接到时钟芯片U2剩余3路输入管脚上，为时钟芯片U2提供恢复时钟，用于生成对时钟信号由同步要求而定，时钟芯片U2分别从4个输出端口输出，并分别连接到FPGA芯片U1的GTY bankn，这样，FPGA芯片U1的 GTY bankn就有4路时钟输入，就可以处理4种与时钟频率相匹配的高速数据信号，同理，FPGA芯片U1的GTY bankn-1、GTY bankn+1同样有4路时钟输入，均可以处理4种与时钟频率相匹配的高速数据信号。