[发明专利]一种PD-SOI集成电路工艺下的新型ESD防护装置

说明书

本发明涉及半导体技术领域中的集成电路ESD防护可靠性的设计，具体为针对一种PD‑SOI集成电路工艺下的新型ESD防护装置，在PD‑SOI集成电路工艺下通过适当掺杂和结构设计形成侧边附加结构，该侧边附加结构在与径向垂直的侧向方向上，从而为传统的PNPN可控硅结构提供了额外的嵌入式寄生机构，构成新型ESD防护装置；包含半导体基底一、半导体基底二、绝缘体介质一、绝缘体介质二、绝缘体上半导体基质一、绝缘体上半导体基质二、绝缘体上半导体基质上的多晶硅一和多晶硅二；所述多晶硅一根据方向不同分为径向多晶硅和侧边多晶硅，径向多晶硅和侧边多晶硅电连接，侧边多晶硅在一侧收窄，宽处与窄处有倒角；所述半导体基底一和半导体基底二可以为硅基底。

技术领域

本发明涉及半导体技术领域中的集成电路ESD防护可靠性的设计，具体为针对一种PD-SOI集成电路工艺下的新型ESD防护装置。

背景技术

随着集成电路功耗、性能的不断发展，SOI(Silicon on Insolution)技术具有极低的寄生电容，同时提供动态电压调节功能，在低压低功耗、存储器、射频、大规模SoC和抗辐照等应用上具有明显优势，在物联网、消费电子、移动互联网和航天等领域具有巨大的实际应用价值。在日益进步SOI技术应用过程中，静电可靠性问题是一个巨大的挑战。相较于体硅技术，SOI结构在散热困难和热分布不平均方面存在明显的劣势。同时由于采用了全耗尽硅膜、高k金属栅等复杂结构，导致在SOI中传统ESD防护手段效果快速恶劣，ESD防护能力大幅度下滑，静电设计复杂性大大增加。

PD-SOI(Partially Depleted SOI)相对于(Fully Depleted SOI)FD-SOI工艺具有更厚的硅膜，具有有效的源漏注入底面，可以形成可控硅或者类可控硅的单元结构作为ESD防护装置。可控硅具有良好的泄放电流能力，但是其也有如下缺陷：其一，维持电压过小，一旦受到ESD冲击轻则ESD防护装置开启便无法关闭，重则闩锁烧毁；其二，开启电压大，一旦ESD防护装置的开启电压超过了被保护单元的损伤电压，被保护单元将在ESD防护装置开启之前已经烧毁。在28nm以下的先进制程中，限制开启电压和维持电压的ESD设计窗口已经被极大地缩小，传统的方法越来越难以满足先进制程下ESD防护的需求。

发明内容

针对背景技术中提到的问题，本发明的目的是提供一种PD-SOI集成电路工艺下的新型ESD防护装置，在PD-SOI集成电路工艺下通过适当掺杂和结构设计形成侧边附加结构，该侧边附加结构在与径向垂直的侧向方向上，从而为传统的PNPN可控硅结构提供了额外的嵌入式寄生机构，构成新型ESD防护装置。

本发明的上述技术目的是通过以下技术方案得以实现的：一种PD-SOI集成电路工艺下的新型ESD防护装置，包含半导体基底一、半导体基底二、绝缘体介质一、绝缘体介质二、绝缘体上半导体基质一、绝缘体上半导体基质二、绝缘体上半导体基质上的多晶硅一和多晶硅二；所述多晶硅一根据方向不同分为径向多晶硅和侧边多晶硅，径向多晶硅和侧边多晶硅电连接，侧边多晶硅在一侧收窄，宽处与窄处有倒角；所述半导体基底一和半导体基底二可以为硅基底；绝缘体介质一和绝缘体介质二可以为SiO2绝缘体，绝缘体上半导体基质一、绝缘体上半导体基质二为有源区，厚度与被保护电路的标准器件硅膜厚度，

通过参杂可形成第一半导体类型，所述第一半导体类型可以为绝缘体上半导体基质一、绝缘体上半导体基质二的底掺杂，或为扩散形成的阱区掺；

通过参杂可形成第二半导体类型，所述第二半导体类型可以为阱区掺杂；第一半导体类型重掺杂一、第一半导体类型重掺杂二和第一半导体类型重掺杂三与第二半导体类型重掺杂一、第二半导体类型重参杂二的掺杂浓度远高于第一半导体类型中掺杂和第二半导体类型中掺杂，与金属或者金属硅化物引出形成无肖特基势垒的欧姆接触，同时亦为寄生ESD泄放机构的电极。

作为优选，所述第一半导体类型重掺杂一、第一半导体类型重掺杂二和第一半导体类型重掺杂三与第二半导体类型重掺杂一、第二半导体类型重参杂二可为多晶硅一的自对准形成。