[发明专利]一种Camellia算法P函数的硬件电路及优化方法

说明书

本发明公开了一种Camellia算法P函数的硬件电路及优化方法。该硬件电路中，Camellia算法P函数的总输入信号为{x₁,x₂,x₃,……，x₆₄}，总输出信号为{y₁,y₂,y₃,……，y₆₄},硬件电路包括四层电路；第一层电路四个模块的输出信号仅受总输入信号影响；第二层电路四个模块的输出信号同时受总输入信号和第一层电路四个模块的输出信号影响；第三层电路四个模块的输出信号同时受第一层电路和第二层电路共八个模块的输出信号影响；第四层电路四个模块的输出信号同时受第二层电路和第三层电路共八个模块的输出信号影响。本发明中异或门电路数是目前已知最少的，降低了整体密码算法硬件实现的成本及面积。

技术领域

本发明属于Camellia算法技术领域，更具体地，涉及一种Camellia算法P函数的硬件电路及优化方法。

背景技术

随着高速无线通信网和物联网的发展，各类通信设备和处理终端逐渐朝着轻量化、智能化方向发展。轻量级设备的普及对密码算法提出了更高的要求，首先，资源受限装置需提供安全的加解密功能；其次，加解密电路面积必须尽可能小。因此，密码算法的优化实现越来越重要。Camellia是一种常用的分组密码算法，由三菱和日本电信电话(NTT)于2000年共同发明，具有较高的安全性强度，是欧盟NESSIE项目选定算法和日本CRYPTREC项目推荐算法，并于2005年正式成为ISO/IEC国际标准，广泛应用于网络通信加密领域。

现代分组密码一般包含线性部分和非线性部分。在研究分组密码的优化实现时，通常将密码算法线性部分表示成有限域F₂上的二元矩阵，并通过搜索该矩阵的实现评估密码算法的实现代价。然而，上述方法并不适用于Camellia算法。

发明内容

针对现有技术的至少一个缺陷或改进需求，本发明提供了一种Camellia算法P函数的硬件电路及优化方法，其实现P函数的异或门电路数是目前已知最少的，降低了整体密码算法硬件实现的成本及面积。

为实现上述目的，按照本发明的第一方面，提供了一种Camellia算法P函数的硬件电路，Camellia算法P函数的总输入信号为{x₁,x₂,x₃,……，x₆₄}，总输出信号为{y₁,y₂,y₃,……，y₆₄},所述硬件电路包括四层电路，每层电路包括四个模块；

其中第一层电路的输入信号为：z₁，z₂，z₃，z₄，z₅，z₆，z₇，z₈，z₁＝{x₁,x₂,……，x₈}，z₂＝{x₉,x₁₀,……，x₁₆}，z₃＝{x₁₇,x₁₈,……，x₂₄}，z₄＝{x₂₅,x₂₆,……，x₃₂}，z₅＝{x₃₃,x₃₄,……，x₄₀}，z₆＝{x₄₁,x₄₂,……，x₄₈}，z₇＝{x₄₉,x₅₀,……，x₅₆}，z₈＝{x₅₇,x₅₈,……，x₆₄}，输出信号为：表示异或操作；