[发明专利]芯片测试方法、装置、芯片测试机及存储介质

说明书

本申请提供一种芯片测试方法、装置、芯片测试机及存储介质，涉及芯片测试技术领域，该方法包括：确定芯片中时钟门控单元的目标使能端的目标寄存器；基于多个目标寄存器组合得到目标扫描链；通过目标扫描链上多个目标寄存器的设定值，生成目标使能信号；通过目标使能信号，控制时钟门控单元中目标使能端对应的目标时钟门控单元开启或关闭。本申请能够在生成目标扫描链的基础上，通过控制寄存器的值以控制芯片扫描测试模式下时钟门控单元的开启和关闭，降低了时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，减少测试向量数量，提高测试覆盖率，从而减小芯片扫描测试时的测试功耗，减小测试成本。

技术领域

本申请涉及芯片测试技术领域，具体而言，涉及一种芯片测试方法、装置、芯片测试机及存储介质。

背景技术

在芯片设计中，通常使用时钟门控技术来控制芯片正常工作时的功耗。时钟门控技术是通过使用集成时钟门控单元(Integrated Clock Gating，ICG)来控制芯片中触发器时钟的开和关。触发器需要工作时，时钟门控单元打开，触发器不需要工作时，时钟门控关闭，从而达到降低芯片功耗的目的。时钟门控单元一般有E端和TE端，E端为门控使能端，TE端为测试使能端，分别具有两个开关使能信号E和TE。芯片正常工作时，使能信号TE为低电平(关闭)，使用使能信号E控制时钟门控单元的打开和关闭；芯片扫描测试模式下，使能信号E和使能信号TE共同来控制时钟门控单元的打开和关闭。

现有技术中，由于芯片复杂度的提升，增加了时钟门控单元在芯片的扫描测试阶段的捕获阶段的控制难度，造成扫描测试向量数量变多，测试功耗较大，导致芯片的测试成本较高。

发明内容

有鉴于此，本申请实施例的目的在于提供一种芯片测试方法、装置、芯片测试机及存储介质，以改善现有技术中存在的芯片测试时功耗较大的问题。

为了解决上述问题，第一方面，本申请提供了一种芯片测试方法，包括：

确定芯片中时钟门控单元的目标使能端的目标寄存器；

基于多个所述目标寄存器组合得到目标扫描链；

通过所述目标扫描链上多个所述目标寄存器的设定值，生成目标使能信号；

通过所述目标使能信号，控制所述时钟门控单元中所述目标使能端对应的目标时钟门控单元开启或关闭。

在上述实现过程中，通过芯片中时钟门控单元的目标使能端中的目标寄存器，能够生成独立于随机逻辑扫描链的目标扫描链。通过控制目标扫描链上多个寄存器的值，获取对应的设定值，能够在设定值的基础上生成对应的目标使能信号，以对时钟门控单元中目标使能端对应的目标时钟门控单元的开启或关闭进行控制。能够在芯片的扫描测试中，降低时钟门控单元的控制难度，有效地控制了时钟门控单元的开启比例，在相同的测试向量数量下，提高测试覆盖率，减少测试成本，同时减小芯片扫描测试时的测试功耗，实现对芯片可控、可观测地扫描测试。

可选地，所述确定芯片中的时钟门控单元的目标使能端的目标寄存器，包括：

选择所述芯片中所述时钟门控单元的目标使能端；

基于所述目标使能端的目标信号，在所述芯片中插入目标触发器；

基于多个所述目标触发器组合，确定出目标寄存器。

在上述实现过程中，可以对进行控制的芯片中时钟门控单元的目标使能端进行选择，将目标使能端中的目标信号对应的目标触发器插入到芯片中，以基于多个触发器进行组合，确定出多个目标寄存器，将目标使能端中的信号插入芯片中，提高了目标寄存器的准确性和获取效率。

可选地，所述选择所述芯片中所述时钟门控单元的目标使能端，包括：

将逻辑情况满足测试需求的所述时钟门控单元的门控使能端或所述时钟门控单元的测试使能端，设为所述目标使能端。