[发明专利]一种高电阻率的复合衬底及其制备方法

说明书

本申请提供一种高电阻率的复合衬底及其制备方法，包括对硅衬底表面进行等离子体处理，将等离子体处理后的硅衬底置于含有水分的环境中，形成表面吸附有水分子的硅衬底层和在吸附有水分子的硅衬底表面上制备多晶硅层，在硅衬底层与多晶硅层之间生成介质层，获得复合衬底。本申请通过采用等离子体处理与制备多晶硅相结合的方式在硅衬底与多晶硅界面制备氧化硅薄膜介质层，抑制在后续的高温制备工艺中多晶硅层晶粒重构的程度，保持多晶硅层的稳定和载流子陷阱的富集，使多晶硅层保持较高的载流子捕获能力。

技术领域

本申请涉及复合衬底制备技术领域，尤其涉及一种高电阻率的复合衬底及其制备方法。

背景技术

复合薄膜能够满足电子元器件向小型化、低功耗、高性能方向发展的要求，因此，在当今半导体产业中成为越来越重要的材料。近年来，一种被称为绝缘体上的薄膜结构材料引起了工业界的重视，该材料主要包括半导体材料构成的有源层、绝缘材料构成的绝缘层和衬底层，其中，有源层与绝缘层为主要的功能层，实现光、电、声等信号的传播。这种绝缘体上的薄膜结构材料在CPU芯片、存储器、放大器、滤波器、调制器等器件中都展现出良好的应用性能。

当绝缘材料构成的有源层与半导体材料构成的绝缘层直接接触时，在界面处的绝缘层中会存在很多的缺陷能级，所述缺陷能级能够吸引载流子，半导体衬底层中的载流子被绝缘层中的缺陷能级吸引至二者界面附近，从而在半导体衬底层产生表面寄生电导效应(Parasitic Surface Conductance，PSC)。这使靠近界面附近衬底有效电阻率大幅降低超过一个量级，给基于该绝缘体衬底制得的薄膜结构材料所制备元器件的最终性能带来恶劣的影响，限制了衬底在满足下一代性能需求方面的能力。为了解决该固有局限并改善有效电阻率，现有技术常在绝缘层与衬底层之间引入富含载流子陷阱的陷阱层，从而抑制PSC。在目前较为成熟方案中，一般是在绝缘层和衬底层中引入多晶硅层来抑制PSC。

现有技术中，多晶硅在高温下容易发生晶粒重构，再结晶导致晶粒均匀性差，形成较大体积的晶粒，而晶粒越大，多晶硅层中用于富集载流子的陷阱越少。其次，在制备工艺过程中多晶硅界面和硅衬底界面会留存一些杂质。这些原因可导致多晶硅层以及多晶硅层与硅衬底界面附近的载流子的迁移率变高，电阻率严重下降，进而导致利用上述复合衬底制备的器件损耗增加以及产生信号串扰，不能满足应用要求。因此，如何制备具有低损耗高电阻率的复合衬底成了本领域技术人员亟待解决的一个难题。

发明内容

本申请提供了一种高电阻率的复合衬底及其制备方法，以解决现有技术中，复合衬底因经受高温过程导致多晶硅层以及多晶硅层与硅衬底界面附近的载流子的迁移率变高，电阻率严重下降的问题。

本申请提供一种高电阻率的复合衬底及其制备方法，包括：

对硅衬底表面进行等离子体处理；

将等离子体处理后的硅衬底置于含有水分的环境中，形成表面吸附有水分子的硅衬底层；

在吸附有水分子的硅衬底表面上制备多晶硅层，在硅衬底层与多晶硅层之间生成介质层，获得复合衬底。

可选的，对复合衬底进行退火处理，所述退火处理的温度为900～1100℃。

可选的，所述等离子体为氩、氮或氢。

可选的，所述介质层为非晶态，所述介质层的材质为氧化硅，所述介质层的厚度为0.5nm～20nm。

可选的，所述多晶硅层的电阻率大于5000Ω﹒cm，所述硅衬底与多晶硅层之间的电阻率大于5000Ω﹒cm。

可选的，还包括：

在所述多晶硅层上制备绝缘层，所述绝缘层为二氧化硅、氮氧化硅或氮化硅。

可选的，在所述多晶硅层上制备绝缘层的步骤包括：