[发明专利]分离栅MOSFET及其制造方法在审

专利信息
申请号: 202111635852.4 申请日: 2021-12-29
公开(公告)号: CN114678275A 公开(公告)日: 2022-06-28
发明(设计)人: 蔡金勇;董仕达;王加坤 申请(专利权)人: 杭州芯迈半导体技术有限公司
主分类号: H01L21/336 分类号: H01L21/336;H01L29/78;H01L29/423
代理公司: 北京成创同维知识产权代理有限公司 11449 代理人: 蔡纯;杨思雨
地址: 310051 浙江*** 国省代码: 浙江;33
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摘要:
搜索关键词: 分离 mosfet 及其 制造 方法
【权利要求书】:

1.一种分离栅MOSFET的制造方法,其特征在于,包括:

形成从第一掺杂类型的半导体层的上表面延伸至其内部的第一槽;

利用所述第一槽形成与所述第一槽连通的第二槽,所述第一槽和所述第二槽的延伸方向一致;

形成覆盖所述第二槽内表面的第一介质层,覆盖所述第一槽内表面第二介质层;

形成位于所述第二槽的第一导体,所述第一介质层将所述第一导体与所述半导体层隔离;

形成覆盖在所述第一导体表面的第三介质层;

形成位于所述第一槽的第二导体,所述第二介质层将所述第二导体与所述半导体层隔离,所述第三介质层将所述第一导体与所述第二导体隔离;以及

形成位于所述半导体层邻近所述第一槽,并与所述第一槽相邻的第二掺杂类型的体区,

其中,所述第一槽的内径大于所述第二槽的内径。

2.根据权利要求1所述的制造方法,其特征在于,形成所述第一槽的方法包括:

形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体;

形成覆盖在所述腔体侧壁的塑形层,所述塑形层靠近所述腔体低部的内径小于靠近所述腔体顶部的内径,所述腔体除去所述塑形层的部分形成了所述第一槽,

其中,所述第一槽底部的内径小于所述第一槽顶部的内径,所述第二槽的内径与所述第一槽底部的内径大致相同。

3.根据权利要求2所述的制造方法,其特征在于,所述塑形层的内径由下至上逐渐变大,从而所述第一槽的内径由下至上逐渐变大。

4.根据权利要求2或3所述的制造方法,其特征在于,形成所述塑形层的方法包括:

形成覆盖在所述腔体侧壁的介质材料;

去除部分所述介质材料,以形成所述塑形层。

5.根据权利要求1所述的制造方法,其特征在于,所述第一介质层的厚度大于所述第二介质层的厚度。

6.根据权利要求1所述的制造方法,其特征在于,还包括:

形成位于所述体区中的源区,所述源区为所述第一掺杂类型;

形成位于所述源区上方的层间介质层;以及

形成位于所述层间介质层上方的源极电极。

7.根据权利要求1所述的制造方法,其特征在于,还包括:

形成位于所述体区中的第二掺杂类型的体接触区;以及

形成穿透所述层间介质层以及源区到达所述体接触区的导电通道,所述源极电极经由所述导电通道连接至所述体接触区。

8.根据权利要求1所述的制造方法,其特征在于,所述半导体层形成于半导体衬底之上,所述半导体衬底位于所述半导体层的下表面,所述半导体层的上表面与所述下表面相对,所述制造方法还包括:

形成位于所述半导体衬底的下表面的漏极电极。

9.一种分离栅MOSFET,其特征在于,包括:

第一掺杂类型的半导体层;

从所述半导体层的上表面延伸至其内部的第一槽、与所述第一槽的底部连通的第二槽,所述第一槽和所述第二槽延伸方向一致;

覆盖所述第二槽内表面的第一介质层,覆盖所述第一槽内表面第二介质层,以及位于所述第一介质层与第二介质层之间的第三介质层;

位于所述第二槽的第一导体和位于所述第一槽的第二导体,其中,所述第一介质层将所述第一导体与所述半导体层隔离,所述第二介质层将所述第二导体与所述半导体层隔离,所述第三介质层将所述第一导体与所述第二导体隔离;以及

位于所述半导体层邻近所述第一槽,并与所述第一槽相邻的第二掺杂类型的体区,

其中,所述第一槽的内径大于所述第二槽的内径。

10.根据权利要求9所述的分离栅MOSFET,其特征在于,所述第一槽的内径由下至上逐渐变大。

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