[发明专利]分离栅MOSFET及其制造方法

说明书

本申请公开了一种分离栅MOSFET及其制造方法。该制造方法包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的第一槽；利用第一槽形成与第一槽连通的第二槽，第一槽和第二槽的延伸方向一致；形成覆盖第二槽内表面的第一介质层，覆盖第一槽内表面第二介质层；形成位于第二槽的第一导体，第一介质层将第一导体与半导体层隔离；形成覆盖在第一导体表面的第三介质层；形成位于第一槽的第二导体，第二介质层将第二导体与半导体层隔离，第三介质层将第一导体与第二导体隔离；形成位于半导体层邻近第一槽，并与第一槽相邻的第二掺杂类型的体区，其中，第一槽的内径大于第二槽的内径。该制造方法扩展了工艺窗口，有利于形成第三介质层。

技术领域

本发明涉及半导体技术领域，更具体地，涉及一种分离栅MOSFET 及其制造方法。

背景技术

沟槽功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor,金属氧化物半导体场效应晶体管)是继平面VDMOS之后新发展起来的一种高效开关器件，由于其有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。高击穿电压，大电流，低导通电阻是功率MOSFET最为关键的指标，击穿电压和导通电阻值相关，在MOSFET设计过程中，不能同时获得高击穿电压和低导通电阻，需要在两者之间相互平衡。

为了尽可能的获得较高的击穿电压和较低的导通电阻，一种新型分离栅MOSFET应运而生，其相比普通沟槽MOSFET结构，主要特点是增加了一个与源极短接的深沟槽分离栅，然后利用分离栅之间的横向电场起到提高器件耐压的作用。

然而，现有的分离栅MOSFET中，由于沟槽的关键尺寸(CD)较小，位于沟槽内的第一导体与第二导体之间的介质层在淀积之后容易产生空隙，从而可能影响器件的机械强度和电学性能，并存在漏电的风险。

因此，期望提供一种改进的分离栅MOSFET的制造方法，以避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。

发明内容

鉴于上述问题，本发明的目的在于提供一种分离栅MOSFET及其制造方法，从而避免在沟槽内的第一导体与第二导体之间的介质层中产生空隙，减少漏电的风险。

根据本发明的一方面，提供一种分离栅MOSFET的制造方法，包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的第一槽；利用所述第一槽形成与所述第一槽连通的第二槽，所述第一槽和所述第二槽的延伸方向一致；形成覆盖所述第二槽内表面的第一介质层，覆盖所述第一槽内表面第二介质层；形成位于所述第二槽的第一导体，所述第一介质层将所述第一导体与所述半导体层隔离；形成覆盖在所述第一导体表面的第三介质层；形成位于所述第一槽的第二导体，所述第二介质层将所述第二导体与所述半导体层隔离，所述第三介质层将所述第一导体与所述第二导体隔离；以及形成位于所述半导体层邻近所述第一槽，并与所述第一槽相邻的第二掺杂类型的体区，其中，所述第一槽的内径大于所述第二槽的内径。

可选的，形成所述第一槽的方法包括：形成从第一掺杂类型的半导体层的上表面延伸至其内部的腔体；形成覆盖在所述腔体侧壁的塑形层，所述塑形层靠近所述腔体低部的内径小于靠近所述腔体顶部的内径，所述腔体除去所述塑形层的部分形成了所述第一槽，其中，所述第一槽底部的内径小于所述第一槽顶部的内径，所述第二槽的内径与所述第一槽底部的内径大致相同。

可选的，所述塑形层的内径由下至上逐渐变大，从而所述第一槽的内径由下至上逐渐变大。

可选的，形成所述塑形层的方法包括：形成覆盖在所述腔体侧壁的介质材料；去除部分所述介质材料，以形成所述塑形层。

可选的，所述第一介质层的厚度大于所述第二介质层的厚度。

可选的，还包括：形成位于所述体区中的源区，所述源区为所述第一掺杂类型；形成位于所述源区上方的层间介质层；以及形成位于所述层间介质层上方的源极电极。