[发明专利]过压保护电路及装置

说明书

本发明提供了一种过压保护电路及装置，该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；当该外部信号端的电压高于该目标芯片的承载电压时，该电平转化电路输出预设电压；该预设电压与该外部信号端的电压存在压差，控制该第五PMOS管和该第六PMOS管导通，该第二PMOS管和该第四PMOS管关闭，以实现该目标芯片的过压保护。该电路只通过单一种类的耐高压PMOS管就可以实现芯片的过压保护，从而降低对NMOS器件的工艺的依赖。

技术领域

本发明涉及芯片技术领域，尤其是涉及一种过压保护电路及装置。

背景技术

芯片在使用过程中经常会因操作不当或芯片的接口信号、电源异常等情况造成芯片IO端过压或者过流造成芯片损坏，为此对可靠性有极高要求的应用领域中，就必要采取措施，以实现芯片在异常情况下自我保护，避免失效。

一般用于芯片输出端过压保护的电路采用双高压PMOS和NMOS加双高压NMOS组成的传输门结构。当外部信号过压时，检测电路会产生关断信号，关闭传输门，从而实现过压保护。该结构的PMOS、NMOS均需要满足高耐压的要求。其中，该NMOS器件不但要耐高压，而且又要同时与芯片衬底充分隔离，所以现有的过压保护电路对NMOS器件的工艺的有很高的依赖。

发明内容

本发明的目的在于提供一种过压保护电路及装置，只通过单一种类的耐高压PMOS管就可以实现芯片的过压保护，从而降低对NMOS器件的工艺的依赖。

第一方面，本发明实施例提供了一种过压保护电路，其中，该电路包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管以及电平转化电路；该第一PMOS管的源极与目标芯片的外部信号端相连；该第一PMOS管的漏极与该第二PMOS管的源极相连；该第一PMOS管的栅极与该第三PMOS管的漏极相连；该第二PMOS管的漏极与目标芯片内部信号端相连；该第二PMOS管的栅极与该第三PMOS管的漏极相连；该第三PMOS管的源极与该第四PMOS管的漏极相连；该第三PMOS管的栅极与该第六PMOS管的源极相连；该第四PMOS管的栅极与该第六PMOS管的源极相连；该第五PMOS管的栅极与该第六PMOS管的栅极与该电平转化电路相连；当该外部信号端的电压高于该目标芯片的承载电压时，该电平转化电路输出预设电压；该预设电压与该外部信号端的电压存在压差，控制该第五PMOS管和该第六PMOS管导通，该第二PMOS管和该第四PMOS管关闭，以实现该目标芯片的过压保护。

结合第一方面，本发明实施例提供了第一方面的第一种可能的实施方式，其中，该电平转化电路包括：NMOS管、钳位二极管和第一电阻；该NMOS管的栅极连接外设的报警电路；该NMOS管的源极接地；该NMOS管的漏极连接该第一电阻；该第一电阻连接该钳位二极管的正极；该钳位二极管的负极与该外部信号端相连；当该外部信号端的电压高于该目标芯片的承载电压范围时，该外设的报警电路输出该NMOS管的导通信号；该NMOS管导通，该钳位二极管的正极输出该预设电压。

结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第二种可能的实施方式，其中，该钳位二极管的类型为：齐纳二极管。

结合第一方面的第一种可能的实施方式，本发明实施例提供了第一方面的第三种可能的实施方式，其中，该电平转化电路还包括：第二电阻；该第二电阻与该钳位二极管并联；该第二电阻用于对该钳位二极管进行分流。

结合第一方面的第三种可能的实施方式，本发明实施例提供了第一方面的第四种可能的实施方式，其中，如果该钳位二极管的反向击穿电压为VB，该预设电压的值为该外部信号端的电压与该反向击穿电压的差值。

结合第一方面，本发明实施例提供了第一方面的第五种可能的实施方式，其中，该目标芯片的承载电压范围为CMOS电平范围。