[发明专利]一种用于高速通信的并行基带解调器系统

说明书

本发明公开了一种用于高速通信的并行基带解调器系统，所述系统为两路并行的信号处理架构，包括：按信号传输的方向依次设置的ADC采样单元、匹配滤波器、定时同步模块、IQ不平衡校正模块、IQ自适应交换模块、帧同步模块、数字增益控制模块、载波同步模块、均衡器、解映射单元和译码单元。本发明提供一种用于高速通信的并行基带解调器系统，该系统采用算法级全并行方式，相比于传统的串行解调，可以突破FPGA器件的速率限制，在较低的器件时钟频率下，以较少的硬件资源增量极大地提高解调速率，解决在高传输容量下的算法硬件实现问题。

技术领域

本发明属于无线通信领域，尤其涉及一种用于高速通信的并行基带解调器系统。

背景技术

作为高速通信的一种，太赫兹通信是实现6G愿景的关键底层技术，相比于当前的5G技术支持的最大工作带宽为800MHz，太赫兹通信可利用的工作带宽可高达十几甚至几十GHz。

高速调制解调器是实现高速通信的关键器件，其性能决定了通信系统的数据传输能力。目前的高速调制解调器基本采用的都是串行解调构架，其解调速率取决于FPGA、DSP等数字器件的主时钟频率的速率，然而现有的FPGA、DSP等数字器件的时钟频率由于速度低、时钟频率低，且其速度基本无法提高等原因已经不能满足太赫兹通信的高速数据传输的要求，因此限制了现有的调制解调器在高速通信中的应用。

因此，为了进一步提高调制解调器的解调速率，亟需提供一种新的解调构架，为太赫兹通信的超高速数据的可靠传输提供理论依据和实现手段，以满足通信中日益增长的实时、海量数据传输需求。

发明内容

有鉴于此，本发明提供一种用于高速通信的并行基带解调器系统，该系统采用算法级全并行方式，相比于传统的串行解调，可以突破器件速率限制，在较低的器件时钟频率下，以较少的硬件资源增量极大地提高解调速率，解决在高传输容量下的算法硬件实现问题。

为达此目的，本发明采用以下技术方案：一种用于高速通信的并行基带解调器系统，所述系统为两路并行的信号处理系统，所述系统包括：按信号传输的方向依次设置的ADC采样单元、匹配滤波器、定时同步模块、IQ不平衡校正模块、IQ自适应交换模块、帧同步模块、数字增益控制模块、载波同步模块、均衡器、解映射单元和译码单元，所述系统还包括两个EVM计算模块和误码率计算模块，所述两个EVM计算模块分别与帧同步模块和均衡器连接，所述误码率计算模块与译码单元连接。

优选的，所述ADC采样单元的采样频率为10Gsps、采样位宽为8bit，且ADC采样单元采用156.25MHz的系统时钟进行采样，采样输出64路并行化处理的信号。

优选的，所述匹配滤波器为基于快速FIR滤波器的多路并行的根升余弦滤波器。

优选的，所述定时同步模块采用基于Gardner算法定时同步算法；所述定时同步模块包括：按信号处理的顺序依次设置的速率变换单元，数据选择单元、插值器、定时误差检测单元、环路滤波器和数字振荡器。

优选的，所述插值器为基于Farrow结构的立方Lagrange插值器。

优选的，所述IQ不平衡校正模块采用多路并行的IQ不平衡校正算法。

优选的，所述帧同步模块采用多路并行的基于恒包络零自相关序列的多个符号的帧结构，所述数字增益控制模块采用功率平滑滤波的数字AGC算法。

优选的，所述载波同步模块采用多路并行的基于判决反馈和二阶锁相环的载波频偏估计算法；所述载波同步模块包括：按信号传输的方向依次连接的相位补偿单元、硬判决单元、鉴相单元、环形滤波器和数字振荡器。

优选的，所述均衡器采用多路并行的基于硬判决和已知信息的最小均方算法；所述均衡器包括按信号传输方向依次设置的多路并行快速FIR滤波器、硬判决单元和系数更新单元。