[发明专利]浮点数处理装置、方法、电子设备、存储介质及芯片

说明书

本公开提供了一种浮点数处理装置、方法、电子设备、存储介质及芯片，该浮点数处理方法包括：获取在目标芯片中进行运算的多个待处理浮点数；将每个所述待处理浮点数的符号位扩展至目标位宽，得到多个扩展后浮点数；其中，所述目标位宽与所述待处理浮点数的总数量匹配；在所述目标芯片中将所述多个扩展后浮点数进行累加处理，得到目标浮点数；对所述目标浮点数进行规格化处理，得到目标处理结果，其中所述目标处理结果的格式与预设格式相匹配。

技术领域

本公开涉及集成电路技术领域，具体而言，涉及一种浮点数处理装置、方法、电子设备、存储介质及芯片。

背景技术

随着半导体工艺、计算机体系结构、处理器设计架构的不断发展，处理器的功能越来越强大，结构也变得越来越复杂。其中，浮点数运算是处理器中一类运算步骤较多、延迟较大、功耗较大的计算，对处理器的性能指标有较大的影响。

因此，提出一种优化浮点数处理过程的方法尤为重要。

发明内容

有鉴于此，本公开至少提供一种浮点数处理装置、方法、电子设备、存储介质及芯片。

第一方面，本公开提供了一种浮点数处理装置，所述装置包括：选择器和加法器；其中，所述加法器与所述选择器相连；

所述选择器，用于将获取到的多个待处理浮点数中，每个所述待处理浮点数的符号位扩展至目标位宽，得到多个扩展后浮点数；其中，所述目标位宽与所述待处理浮点数的总数量匹配；

所述加法器，用于将所述多个扩展后浮点数进行累加处理，得到目标浮点数。

为了保障浮点数累加过程的精度，满足加和运算后得到的中间浮点数的位宽要求，可以利用选择器将每个待处理浮点数的符号位扩展至目标位宽，得到多个扩展后浮点数，实现了待处理浮点数位宽的扩展。进而使得对多个扩展后浮点数进行累加处理过程中，无需对累加处理过程中得到的中间浮点数进行规格化处理，减少了规格化处理的次数，降低了芯片处理多个扩展后浮点数的累加过程的延迟和功耗。同时，减少了规格化处理的次数后，能够缓解规格化处理带来的数据丢失问题，提高了目标浮点数的精度。

一种可能的实施方式中，所述装置还包括：比较器；所述比较器与所述加法器相连；

所述加法器，还用于将所述目标浮点数输入至所述比较器；

所述比较器，用于对所述目标浮点数进行规格化处理，得到目标处理结果，其中所述目标处理结果的格式与预设格式相匹配。

实施时，对多个扩展后浮点数进行累加处理过程中，无需对累加处理过程中得到的中间浮点数进行规格化处理；并可以在累加得到目标浮点数后，对目标浮点数进行一次规格化处理，得到目标处理结果，减少了规格化处理的次数，降低了目标芯片处理多个浮点数的累加过程的延迟和功耗；同时可以缓解规格化处理带来的数据丢失问题，提高了目标处理结果的精度。

一种可能的实施方式中，所述装置还包括：对阶运算器，所述对阶运算器分别与所述加法器和所述选择器相连；所述对阶运算器包括减法器和移位器；

所述减法器，用于确定每个扩展后浮点数的初始指数、与目标指数之间的目标差值；其中，所述目标指数为基于多个扩展后浮点数的初始指数确定的；

所述移位器，用于针对每个扩展后浮点数，将所述扩展后浮点数的初始指数对齐至所述目标指数，并基于所述扩展后浮点数对应的目标差值，对所述扩展后浮点数的尾数进行右移，得到处理后浮点数；并将所述处理后浮点数输入至所述加法器；

所述加法器，用于将所述多个处理后浮点数的尾数进行累加处理，得到目标浮点数。