[实用新型]基板制程设备

说明书

一种基板制程设备，其包含制程腔体及基板载台。所述制程腔体具有电浆入口壁及环绕壁。所述电浆入口壁经配置以接收来自一远程电浆源的输出。所述环绕壁形成腔体内表面，所述内表面定义内部空间以接收一基板。所述基板载台可升降地设置于所述制程腔体的所述内部空间，并具有面对所述电浆入口壁的基板支撑面。所述环绕壁，在所述制程腔体的截面中，具有第一区段及第二区段。所述第一区段对应于所述基板载台的制程区域，并具有第一宽度。所述第二区段相较于所述第一区段更远离所述电浆入口壁，并具有大于所述第一宽度的宽度。

技术领域

本公开涉及制程设备，并且特别地涉及利用远程电浆源的基板制程设备。

背景技术

国际半导体技术发展蓝图组织(International Technology Roadmap forSemiconductors，ITRS)指出，传统的CMOS制程已经接近极限，而持续的产业成长和持续缩减的每单位功能成本，将需要新的装置型态、新的封装架构和新的材料来因应。尤其当摩尔定律可能走到终点的时候，异质整合(Heterogeneous Integration)正式成为半导体产业的发展方针。而采用封装制程的系统级封装(System in a Package，SiP)将会是最关键的技术，它是平衡性能多样化与成本的最佳解决方案。因应这个新架构，包含印刷电路、更薄的晶圆、以及主动/被动的嵌入式装置都会因此而兴起，然后用在封装的生产设备和制程材料也会有快速的变化，以满足新的架构需求。未来15年内，异质整合的布局会着重在组装(assembly)和封装(packaging)、测试、与导线互连 (interconnection)技术。

嵌入式芯片基板(Embedded die in substrate，EDS)、嵌入式被动元件基板(Embedded passive in substrate，EPS)、扇出型面板级封装(Fan-out panel levelpackage，FOPLP)等先进封装技术，一般采用包含介电绝缘材料、半导体元件芯片、金属导线(Interconnection)的复合基板。在一些采用EDS、EPS、或FOPLP 封装技术的制造过程中，已切割的半导体元件、被动元件或金属凸块(Metal Bump，例如铜柱(Copper pillar))会被排列，并埋入大型有机绝缘基板或增层材料中(例如模塑料、铜箔基板(Copper CladLaminate，CCL)、ABF增层膜(Ajinomoto Build-up Film)、或干膜光阻(Dry Film Resist)；然后透过研磨的方式减薄不需要的有机绝缘基板或材料，以便选择性地露出芯片元件或金属导线。然而，在研磨过程中，芯片、元件或铜柱可能会受到外加应力而破损。

实用新型内容

本公开的一方面提供一种基板制程设备，其包含制程腔体及基板载台。所述制程腔体具有电浆入口壁及环绕壁。所述电浆入口壁经配置以接收来自一远程电浆源的输出。所述环绕壁具有内表面，所述内表面定义内部空间以接收一基板。所述基板载台可升降地设置于所述制程腔体的所述内部空间，并具有面对所述电浆入口壁的基板支撑面。所述环绕壁，在所述制程腔体的截面中，具有第一区段及第二区段。所述第一区段对应于所述基板载台的制程区域，并具有第一宽度。所述第二区段相较于所述第一区段更远离所述电浆入口壁，并具有大于所述第一宽度的宽度。

本公开的一方面提供了一种基板制程设备，包含制程腔体及基板载台。所述制程腔体定义内部空间以接收一基板。所述制程腔体具有基座、电浆入口壁及挡环。所述电浆入口壁经配置以封闭所述基座并接收来自一远程电浆源的输出。所述挡环设置在所述基座及所述电浆入口壁之间。所述基板载台可升降的设置于所述制程腔体的所述内部空间，并具有面对所述电浆入口壁的基板支撑面。在所述制程腔体的截面中，所述挡环的内表面所定义的基板载台制程区域的宽度窄于所述基座的内壁间隔宽度。

附图说明

为可仔细理解本案以上记载之特征，参照实施态样可提供简述如上之本案的更特定描述，一些实施态样系说明于随附图式中。然而，要注意的是，随附图式仅说明本案的典型实施态样并且因此不被视为限制本案的范围，因为本案可承认其他等效实施态样。