[实用新型]晶圆级ASIC 3D集成基板及封装器件有效
| 申请号： | 202121466583.9 | 申请日： | 2021-06-28 |
| 公开（公告）号： | CN215342506U | 公开（公告）日： | 2021-12-28 |
| 发明（设计）人： | 陈彦亨;林正忠;林章申;陈明志 | 申请（专利权）人： | 盛合晶微半导体（江阴）有限公司 |
| 主分类号： | H01L21/56 | 分类号： | H01L21/56;H01L23/31;H01L23/552;H01L25/16;H01L23/488;H01L21/60 |
| 代理公司： | 上海光华专利事务所(普通合伙) 31219 | 代理人： | 卢炳琼 |
| 地址： | 214437 江苏省无锡市江阴市*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 晶圆级 asic 集成 封装 器件 | ||
1.一种晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板包括第一布线层、导电柱、塑封层、第二布线层及焊球；所述第一布线层包括第一介质层及第一金属线层，所述第一金属线层显露于所述第一介质层的表面，所述第二布线层包括第二介质层及第二金属线层，所述第二金属线层显露于所述第二介质层的表面；所述导电柱位于所述第一布线层和第二布线层之间，且两端分别与所述第一金属线层和第二金属线层电连接；所述塑封层将所述导电柱包覆；所述焊球位于所述第二布线层背离所述导电柱的一侧，且与所述第二金属线层电连接。
2.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述第一布线层的厚度和第二布线层的厚度为15μm～40μm。
3.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述塑封层的厚度为50μm～100μm。
4.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述导电柱包括铜柱。
5.根据权利要求1所述的晶圆级ASIC 3D集成基板，其特征在于，所述晶圆级ASIC 3D集成基板还包括OSP抗氧化层，所述OSP抗氧化层位于所述第一布线层背离所述导电柱的表面，且覆盖于所述第一金属线层的表面。
6.一种封装器件，其特征在于，所述封装器件包括芯片及如权利要求1所述的晶圆级ASIC 3D集成基板，所述芯片设置于所述晶圆级ASIC 3D集成基板的表面，且与所述晶圆级ASIC 3D集成基板电连接。
7.根据权利要求6所述的封装器件，其特征在于，所述芯片包括有源器件和无源器件，所述有源器件位于所述第一布线层背离所述塑封层的表面，且与所述第一布线层电连接，所述无源器件位于所述第二布线层背离所述塑封层的表面，且与所述第二布线层电连接。
8.根据权利要求7所述的封装器件，其特征在于，所述有源器件包括逻辑器件、HBM器件、转换器、PMU器件和SMD器件中的一种或多种。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
