[实用新型]栅极驱动电路和阵列基板

说明书

本申请公开了一种栅极驱动电路，包括级联的多个移位寄存单元，所述栅极驱动电路包括：上拉模块，复位模块，显示阶段下拉模块，输出模块，以及前沿阶段下拉模块；所述前沿阶段下拉模块与输出模块相连接。本申请还公开了包括上述栅极驱动电路的一种阵列基板。本申请同时设置了显示阶段下拉模块和前沿阶段下拉模块。在显示阶段，通过显示阶段下拉模块使GOUT端输出保持在低电平状态；在前沿阶段，通过前沿阶段下拉模块使GOUT端输出保持在低电平状态，避免输出出现抬升现象，提高了显示面板的可靠性和稳定性等。

技术领域

本发明涉及显示技术领域，特别是涉及一种栅极驱动电路和阵列基板。

背景技术

Gate（栅极）驱动的面板电路中输出至面板栅极的信号经常会出现抬升现象，即栅极驱动gate信号在开启后虽然保持低电平，但是在之后保持一帧的时间内gate输出信号会逐渐抬升，从而会造成TFT晶体管漏电增大，像素电容的保持能力下降，引起面板显示异常等。

发明内容

针对现有技术的不足，本申请提供一种栅极驱动电路和阵列基板.

本申请提供的一种栅极驱动电路，包括级联的多个移位寄存单元，所述栅极驱动电路包括：上拉模块，复位模块，显示阶段下拉模块，输出模块，以及前沿阶段下拉模块；所述前沿阶段下拉模块与输出模块相连接；

所述输出模块包括输入端，控制端，以及输出端；所述控制端连接上拉节点P，输出端连接GOUT端；

所述前沿阶段下拉模块与输出模块相连接，所述前沿阶段下拉模块的两个输出端分别连接上拉节点P和GOUT端。

作为本申请提供的一种栅极驱动电路的改进方案，所述前沿阶段下拉模块包括第八晶体管T8和第九晶体管T9；所述第八晶体管T8与上拉节点P连接，第八晶体管T8用于将上拉节点P的电位拉低；所述第九晶体管T9与GOUT端连接，用于将GOUT端的电位拉低。

作为本申请提供的一种栅极驱动电路的改进方案，所述第八晶体管T8的第一端和第九晶体管T9的第一端分别连接低电平VGL；所述第八晶体管T8的第二端与上拉节点P连接，所述第九晶体管T9的第二端与GOUT端连接；所述输出模块的输入端连接第一时钟信号CK1。

作为本申请提供的一种栅极驱动电路的改进方案，所述第八晶体管T8的控制端连接控制信号CPA，所述第九晶体管T9的控制端连接控制信号CPB；所述控制信号CPA与控制信号CPB信号相同。

作为本申请提供的一种栅极驱动电路的改进方案，所述显示阶段下拉模块包括第三晶体管T3、第六晶体管T6、第一电容C1、和第四晶体管T4；

所述第三晶体管T3、第六晶体管T6、第四晶体管T4的第一端均连接低电平VGL；

所述第四晶体管T4的控制端连接上拉节点P，第二端连接下拉节点A；所述下拉节点A和第一时钟信号CK1之间连接有第一电容C1；

所述第三晶体管T3的控制端连接下拉节点A，第二端连接上拉节点P；

所述第六晶体管T6的控制端连接下拉节点A，第二端连接GOUT端。

作为本申请提供的一种栅极驱动电路的改进方案，所述显示阶段下拉模块还包括第五晶体管T5；所述第五晶体管T5的控制端连接第二时钟信号CK1B，第一端连接低电平VGL，第二端连接GOUT端；所述第二时钟信号CK1B与第一时钟信号CK1的信号相反。

作为本申请提供的一种栅极驱动电路的改进方案，所述输出模块包括第七晶体管T7和第二电容C2，所述第二电容C2连接在上拉节点P与GOUT端之间；所述第七晶体管T7的控制端连接上拉节点P，第二端连接GOUT端。