[实用新型]3D存储器件

说明书

本申请公开了一种3D存储器件。该3D存储器件包括：衬底；位于衬底的第一表面的栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；连接至衬底的第二表面的布线层，布线层经由至少一个第一导电结构与衬底电连接，第一表面和第二表面彼此相对，其中，衬底和栅叠层结构被分割形成多个片存储区，布线层包括多个电路结构，各个片存储区与各个电路结构一一对应并经由第一导电结构电连接。该3D存储器件有利于减少片存储区之间的间距，从而减小3D存储器件所占用的面积。

技术领域

本实用新型涉及存储器技术领域，更具体地，涉及一种3D存储器件。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。相关的3D存储器件中，栅叠层结构形成于衬底之上，用于向衬底供电的CMOS电路设置在栅叠层结构的顶部，栅叠层结构被划分为多个片存储区，相邻的片存储区之间的缝隙之间具有导电结构，衬底与CMOS电路经由导电结构实现电连接。然而，导电结构占用了过多的面积，不利于器件结构的小型化。

因此，期望进一步改进3D存储器件的结构，以减少3D存储器件占用的面积。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种3D存储器件，以减少3D存储器件占用的面积。

根据本实用新型的一方面，提供了一种3D存储器件，包括：衬底；位于所述衬底的第一表面的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；连接至所述衬底的第二表面的布线层，所述布线层经由至少一个第一导电结构与所述衬底电连接，所述第一表面和所述第二表面彼此相对，其中，所述衬底和所述栅叠层结构被分割形成多个片存储区，所述布线层包括多个电路结构，各个所述片存储区与各个所述电路结构一一对应并经由所述第一导电结构电连接。

可选的，各个所述片存储区包括所述衬底和所述栅叠层结构的一部分，相邻的两个所述片存储区之间的间距在高度方向上相同。

可选的，相邻的两个所述片存储区之间的间距为1微米至20微米。

可选的，所述衬底和所述栅叠层结构被至少一个缝隙结构贯穿，从而形成所述多个片存储区。

可选的，所述缝隙结构包括贯穿所述栅叠层结构的第一缝隙和贯穿所述衬底的第二缝隙，在所述第一缝隙之间填充有绝缘结构，所述绝缘结构与所述第二缝隙在垂直于所述衬底的方向上重合。

可选的，还包括：贯穿所述栅叠层结构的栅线缝隙，用于将所述片存储区分割为多个存储块，相邻的两个所述片存储区之间的所述栅线缝隙与相邻的两个所述存储块之间的所述缝隙结构在延伸方向相交。

可选的，所述第一导电通道为连接在所述衬底与所述布线层之间的触点，所述布线层经由所述第一导电通道向所述衬底提供所述工作电压。

可选的，所述第一导电通道的数量为多个，各个所述第一导电通道阵列排布并彼此电连接。