[实用新型]一种保护电路和集成电路

说明书

本申请涉及一种保护电路和集成电路，属于集成电路技术领域。其中，一种保护电路，应用于多电源域电路，多电源域电路包括至少两个电源域、第一电源轨和第二电源轨，保护电路包括：至少一个第一保护单元，第一保护单元连接在相邻两个电源域的公共接地端之间；至少一个第二保护单元，第二保护单元连接在同一个电源域的电源端与公共接地端之间；至少一个第三保护单元，第三保护单元连接在任一电源域的电源端与第一电源轨之间；每个电源域的公共接地端连接第二电源轨。应用该保护电路，可以经第二保护单元和第三保护单元，通过第一电源轨和第二电源轨泄放静电，解决多电源域电路的静电泄放问题，保护集成电路不被静电损坏。

技术领域

本申请涉及集成电路技术领域，尤其涉及一种保护电路和集成电路。

背景技术

集成电路从成产到封装到测试到运输到应用，每个环节都面临着ESD风险，ESD是静电放电，是指某一些电荷从一个物体转移到另一个物体的过程，而这个过程会对芯片造成不可逆的损伤，所以要保证芯片的正常应用，除了要设计对应的功能要求，同时还需要有对应等级的抗ESD能力。

而随着集成电路工艺的愈发先进，芯片功能的愈发丰富，芯片的静电放电成了集成电路领域面临的一个严重的问题。通常比较复杂的数模混合芯片中，对应不同的用途可能存在多个不同的电压，同一个电压对应不同的出发点可能也存在不同的电源域。同一个内核电压出于隔离噪声的考量，会分成数字专用的内核电压和模拟专用的内核电压，保证每一个电源域的静电都能顺利泄放，成了多电源域集成电路的设计难点。

实用新型内容

为了解决多电源域电路的静电泄放问题，本申请提供了一种保护电路和集成电路。

第一方面，本申请提供了一种保护电路，应用于多电源域电路，所述多电源域电路包括至少两个电源域、第一电源轨和第二电源轨，所述保护电路包括：

至少一个第一保护单元，所述第一保护单元连接在相邻两个所述电源域的公共接地端之间；

至少一个第二保护单元，所述第二保护单元连接在同一个所述电源域的电源端与公共接地端之间；

至少一个第三保护单元，所述第三保护单元连接在任一所述电源域的电源端与所述第一电源轨之间；

每个所述电源域的公共接地端连接所述第二电源轨；

进一步，所述第一保护单元包括：第一二极管和第二二极管；

所述第一二极管串接于相邻两个所述电源域的公共接地端之间，所述第二二极管与所述第一二极管并联连接，所述第二二极管的阳极连接所述第一二极管的阴极，所述第二二极管的阴极连接所述第一二极管的阳极；

进一步，所述电源域包括I/O端口，所述第二保护单元包括：第一保护子单元和一个第二保护子单元；所述第一保护子单元的数量与所述I/O端口的数量相同，所述第一保护子单元与所述I/O端口一一对应；

所述第一保护子单元包括：第三二极管和第四二极管；所述第三二极管的阴极连接所述电源域的电源端，所述第三二极管的阳极连接所述第四二极管的阴极和所述第一保护子单元对应的所述I/O端口，所述第四二极管的阳极连接所述电源域的公共接地端；

或者，

所述第一保护子单元包括：第一栅极接地PMOS管和第一栅极接地NMOS管；所述第一栅极接地PMOS管的源极连接所述电源域的电源端，所述第一栅极接地PMOS管的漏极连接所述第一栅极接地NMOS管的漏极和所述第一保护子单元对应的所述I/O端口，所述第一栅极接地NMOS 管的源极连接所述电源域的公共接地端；

进一步，所述第二保护子单元包括：所述第二保护子单元包括：第二栅极接地NMOS管；所述第二栅极接地NMOS管的源极连接所述电源域的公共接地端，所述第二栅极接地NMOS管的漏极连接所述电源域的电源端；

或者，