[实用新型]去耦合电容电路结构

说明书

本实用新型涉及集成电路设计技术领域，公开了一种去耦合电容电路结构，本实用新型包括PMOS管、NMOS管、第一多晶硅层、第二多晶硅层、第一至第四金属层及第一、第二基准多晶硅；PMOS管具有第一有源区、第一衬底以及第一栅极接触孔，第一有源区内设有第一源极接触孔阵列、第一栅极区和第一漏极接触孔阵列；NMOS管具有第二有源区、第二衬底以及第二栅极接触孔，第二有源区内设有第二源极接触孔阵列、第二栅极区及第二漏极接触孔阵列。本实用新型利用多晶硅层作为MOS管的栅极多晶硅结构，并使基准多晶硅并入到对应的多晶硅层，能够降低寄生电阻值；将金属层覆盖在对应的衬底、多晶硅层和基准多晶硅上，扩大接触面积，能够降低寄生电阻值且提高寄生电容值。

技术领域

本实用新型涉及集成电路设计技术领域，特别是一种去耦合电容电路结构。

背景技术

随着半导体制造技术的微缩发展，芯片主频能够持续提升以满足更高性能的应用场景需求；另一方面，为了降低芯片整体的功耗，每一代新制程的核心工作电压却一直在降低。高频率的瞬态抽、放电流在芯片电源的封装走线上产生了较大的感生电压，其电压幅度值必须要控制在核心工作电压标称值的一定比例内，才能保证核心电路的时序和速度要求。

目前主流的做法是在芯片内有瞬态大电流的电源线和地线之间添加去耦合电容，最典型的是数字逻辑电路工作的低压电源域(下称“数字电压域”)，因其电路规模大，工作频率高，电源线和地线存在分布电阻，瞬态的感生电压影响更严重。

然而在数字电压域添加去耦合电容电路结构存在以下问题：为了达到更好的去耦合效果，每个标准单元的单位面积的寄生电容值要尽量大，但寄生电容值越大的情况越容易造成尺寸过大，等效寄生电阻大、整体功耗也较高。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出一种去耦合电容电路结构，能够提高寄生电容值，且同步降低整体面积尺寸、降低等效电阻值和降低功耗。

根据本实用新型实施例的去耦合电容电路结构，包括PMOS管、NMOS管、第一多晶硅层、第二多晶硅层、第一金属层、第二金属层、第三金属层、第四金属层、两条第一基准多晶硅以及两条第二基准多晶硅；所述PMOS管具有第一有源区、第一衬底以及第一栅极接触孔，所述第一有源区内设有第一源极接触孔阵列、第一栅极区和第一漏极接触孔阵列，所述第一衬底位于所述第一有源区的上方，所述第一栅极接触孔位于所述第一有源区的下方；所述NMOS管位于所述PMOS管的下方，所述NMOS管具有第二有源区、第二衬底以及第二栅极接触孔，所述第二有源区内设有第二源极接触孔阵列、第二栅极区及第二漏极接触孔阵列，所述第二衬底位于所述第二有源区的下方，所述第二栅极接触孔位于所述第二有源区的上方；所述第一多晶硅层覆盖所述第一栅极区和所述第一栅极接触孔；所述第二多晶硅层覆盖所述第二栅极区和所述第二栅极接触孔；两条所述第一基准多晶硅设于所述第一有源区的左右两侧，且两条所述第一基准多晶硅分别以并联方式与所述的第一多晶硅层相连接；两条所述第二基准多晶硅设于所述第二有源区的左右两侧，且两条所述第二基准多晶硅分别以并联方式与所述第二多晶硅层相连接；所述第一金属层覆盖所述第一源极接触孔阵列、所述第一衬底、所述第一基准多晶硅以及部分所述第一多晶硅层；所述第二金属层覆盖所述第一漏极接触孔阵列以及所述第二栅极接触孔，且覆盖部分所述第一多晶硅层；所述第三金属层覆盖所述第二漏极接触孔阵列以及所述第一栅极接触孔，且覆盖部分所述第二多晶硅层；所述第四金属层覆盖所述第二源极接触孔阵列、所述第二衬底、所述第二基准多晶硅以及部分所述第二多晶硅层。

根据本实用新型实施例的去耦合电容电路结构，至少具有如下有益效果：

(1)利用第一多晶硅层和第二多晶硅层分别作为PMOS管和NMOS管的栅极多晶硅结构，能够降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值，将两条第一基准多晶硅和第二基准多晶硅分别并入到对应的第一多晶硅层和第二多晶硅层，能够进一步降低PMOS管和NMOS管之间对应的栅极和漏极之间所形成的寄生电阻值；