[实用新型]一种堆叠式器件

说明书

本申请涉及集成电路技术领域，公开了一种堆叠式器件。该堆叠式器件包括：第一晶圆，第一晶圆包括第一电路；第二晶圆，第二晶圆包括第二电路；第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；或，第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；其中，第一晶圆和第二晶圆层叠连接设置，组成堆叠式器件。通过上述方式，能够提升制作堆叠式器件的产品良率，降低对堆叠式器件的最大曝光面积的要求，且单个堆叠式器件的晶圆的成本降低，进而降低堆叠式器件的开发成本，缩短开发周期。

技术领域

本申请涉及集成电路技术领域，特别是涉及一种堆叠式器件。

背景技术

随着半导体技术朝着深亚微米乃至纳米方向的飞速发展，IC设计者将越来越多且功能复杂的系统集成在单颗芯片上，以实现尺寸更小、带宽更高、功能更加强大的电子系统。

如，微控制单元本身作为一种通用芯片，因应用场景需求不同，则需要不同控制功能版本的芯片，以达到降低系统成本的目的；高效且可靠的微控制单元芯片实现方法，成为IC设计者关注的焦点。

实用新型内容

本申请主要解决的技术问题是提供一种堆叠式器件，能够提升制作堆叠式器件的产品良率，降低对堆叠式器件的最大曝光面积的要求，且单个堆叠式器件的晶圆的成本降低，进而降低堆叠式器件的开发成本，缩短开发周期。

为了解决上述问题，本申请采用的一种技术方案是提供一种堆叠式器件，该堆叠式器件包括：第一晶圆，第一晶圆包括第一电路；第二晶圆，第二晶圆包括第二电路；第一电路包括处理器、计时器、总线、加/解密电路、存储访问控制器和模拟控制器中至少一种；或，第一电路包括可配置逻辑电路、专用SRAM存储器、用户配置逻辑电路、编码器、解码器和Digital IP中的至少一种；其中，第一晶圆和第二晶圆层叠连接设置，组成堆叠式器件。

其中，第一晶圆和第二晶圆通过三维异质集成的方式层叠键合连接。

其中，第一晶圆和第二晶圆通过2.5D的方式层叠设置。

其中，第一晶圆以及第二晶圆至少为二；第一晶圆与第二晶圆层叠间隔设置，且互相连接；或者，至少两个第一晶圆层叠设置，至少两个第二晶圆层叠设置，层叠设置的至少两个第一晶圆与层叠设置的至少两个第二晶圆层叠。

其中，第二晶圆还包括自供电电路，第一电路以及第二电路与自供电电路连接，以通过自供电电路为第一电路以及第二电路供电。

其中，第一晶圆远离第二晶圆的一侧还包括焊盘，焊盘用于连接外部器件，外部器件包括但不限于存储器件、电源器件。

其中，堆叠式器件为堆叠式MCU或堆叠式FPGA。

其中，在堆叠式器件为堆叠式MCU时，第二电路包括模数转换电路、锁相环、发生器、传感器、时钟电路、驱动电路、通用输入/输出口、存储器、熔丝和电感线圈中的至少一种。

其中，驱动电路包括LCD驱动单元和/或LED驱动单元。

其中，在堆叠式器件为堆叠式FPGA时，第二电路包括可配置输入输出电路、AnalogIP电路、锁相环、串行电路、解串行电路、通用输入/输出口、存储器、熔丝和电感线圈中的至少一种。

本申请的有益效果是：区别于现有技术的情况，本申请提供的堆叠式器件。通过将堆叠式器件按照分为不同的第一电路和第二电路，进而形成第一晶圆和第二晶圆，相较于传统技术中器件的所有功能电路集成于同一晶圆，采用相同的纳米级别制作工艺而言，整个堆叠式器件由第一晶圆和第二晶圆整合实现，单个晶圆面积较小，能够提升制作堆叠式器件的产品良率，降低对堆叠式器件的晶圆的最大曝光面积的要求，且单个晶圆的成本降低，进而降低器件的开发成本，缩短开发周期。

附图说明