[实用新型]一种半导体结构

说明书

本实用新型涉及一种半导体结构。根据本实用新型的一实施例，一种半导体结构包含：基板，其中所述基板的边缘包含多个电连接件；第一多个半导体芯片，其平行且远离所述基板的所述边缘安置，所述第一多个半导体芯片的每一者经由第一多个导电迹线电连接至相应的所述多个电连接件；以及第二多个半导体芯片，其平行且靠近所述基板的所述边缘安置，所述第二多个半导体芯片的每一者经由第二多个导电迹线电连接至相应的所述多个电连接件，其中所述第一多个半导体芯片相较于所述第二多个半导体芯片更加靠近所述基板的中心安置。

技术领域

本实用新型大体涉及半导体结构，尤其涉及具有最优信号路径的新型高性能半导体结构。

背景技术

随着半导体存储器技术的发展，双倍速率同步动态随机存储器(Double DataRate，DDR)存储器因其具有高集成度和高性能而得到日益广泛的应用。

众所周知，DDR存储器已由此前的DDR、DDR2、DDR3、DDR4逐步过渡到DDR5，并伴随着DDR存储器结构的不断演进。例如，在DDR4存储器中，上行DRAM和下行DRAM的DQ连接器(亦称DQ引脚)分别设置在DQS连接器(亦称DQS引脚)的不同侧，使得在DQS连接器的任意一侧都同时包含上行DRAM的DQ连接器和下行DRAM的DQ连接器。然而，当技术过渡到DDR5后，上行DRAM的DQ连接器仅设置在DQS连接器的一侧，而下行DRAM的DQ连接器则仅设置在DQS连接器的另一侧，使得在DQS连接器的任意一侧都仅包含上行DRAM的DQ连接器或下行DRAM的DQ连接器。同时，上述引脚规则已形成固态技术协会(Joint Electron Device EngineeringCouncil，JEDEC)的产业标准，从而固定下来并为业界所普遍遵循。

然而，上述引脚规则的变化对上行DRAM和下行DRAM的DQ连接路径设置带来了新的挑战。特别地，随着上行DRAM和下行DRAM集成度的进一步提高以及尺寸的进一步缩小，上述挑战也变得日益严峻，进而限制半导体存储器性能的提升。

有鉴于此，本领域迫切需要提供改进方案以解决上述问题。

实用新型内容

有鉴于此，本实用新型提供了一种具有最优信号路径的新型高性能半导体结构。

根据本实用新型的一实施例，一种半导体结构包含：基板，其中所述基板的边缘包含多个电连接件；第一多个半导体芯片，其平行且远离所述基板的所述边缘安置，所述第一多个半导体芯片的每一者经由第一多个导电迹线电连接至相应的所述多个电连接件；以及第二多个半导体芯片，其平行且靠近所述基板的所述边缘安置，所述第二多个半导体芯片的每一者经由第二多个导电迹线电连接至相应的所述多个电连接件，其中所述第一多个半导体芯片相较于所述第二多个半导体芯片更加靠近所述基板的中心安置。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的至少一部分垂直于所述基板的所述边缘。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分延伸穿过相邻的所述第二多个半导体芯片之间的间隙。

根据本实用新型的另一实施例，半导体结构中的所述第二多个半导体芯片的第一半导体芯片经由第一球状矩阵排列(Ball Grid Array，BGA)电耦合至所述基板，且所述第二多个半导体芯片的第二半导体芯片经由第二球状矩阵排列BGA电耦合至所述基板。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分延伸穿过所述第一BGA与所述第二BGA之间的间隙。

根据本实用新型的另一实施例，半导体结构中的所述第一多个导电迹线的所述至少一部分电连接至第一组DQ连接器。

根据本实用新型的另一实施例，半导体结构中的所述第二多个导电迹线的所述至少一部分电连接至第二组DQ连接器，所述第二组DQ连接器与所述第一组DQ连接器彼此分离。