[实用新型]一种高可靠性厚膜基片

说明书

一种高可靠性厚膜基片，属于厚膜混合集成电路领域。包括:基片衬底，导带，阻带，芯片粘接区，导带键合区，相关电子元器件焊接区，绝缘介质覆盖保护区；所述导带、阻带、芯片粘接区、导带键合区、相关电子元器件焊接区印刷在基片衬底上，阻带的两端联结不同的导带，导带键合区、相关电子元器件焊接区与相应的导带联结，芯片粘接区可以与相应的导带联结或为无联结的独立区域，绝缘介质覆盖保护区覆盖除粘接、键合及焊接区域的以外的区域。解决了现有厚膜混合集成电路批量生产的过程中，芯片、相关电子元器件与厚膜基片的粘接过程中质量控制困难的问题。广泛应用于高可靠混合集成电路技术领域。

技术领域

本实用新型属于厚膜混合集成电路领域，进一步来说涉及厚膜混合集成电路基片领域。

背景技术

随着半导体集成电路的飞跃式发展，半导体集成电路，特别是膜混合集成电路的质量和可靠性要求越来越高，从早期量产第一过渡到当前及今后的质量第一。作为半导体集成电路的一个分支，厚膜混合集成电路的质量和可靠性日益重要，厚膜混合集成电路的厚膜基片作为厚膜中的重要部件，对厚膜混合集成电路的质量和可靠性起到至关重要的作用，厚膜基片的可靠性设计首当其中。例如，根据电气连通需求的可靠性，厚膜基片上的导带也从原来单一的金导带发展为多种类的导带(金、铂银、钯银导带)；为了适应高可靠性的封装工艺，基片的材质也从氧化铝陶瓷转向更高导热系数的氧化铍陶瓷。

厚膜基片在满足互连功能性需求外，还承担着必要的芯片及相关电子元器件的粘接。根据需要可采用绝缘粘接剂或导电粘接剂。粘接剂的粘接质量，决定了芯片、相关电子元器件在厚膜基片上的粘接可靠性。

在厚膜混合集成电路批量生产的过程中，芯片、相关电子元器件的粘接存在如下质量控制困难的问题：①粘接短路失效，粘接范围没有严格控制，使得导电胶滴落到其他导带上形成短路；②厚膜基片在封装过程中造成的基片上导带的沾污或划伤，没有及时发现而造成接触电阻或断路，从而引发电路失效；③印刷完成的厚膜基片由于存储不当，而造成陶瓷基片上电路受潮损坏；④粘接剂占用面积大，不易精确控制，造成基片上空间的不合理占用。因此，如何从基片上进行可靠性设计，使得在批量生产过程中，从厚膜基片上杜绝这类似问题的发生，保障厚膜混合集成电路批量生产的简易性、低工艺成本性和可靠性，特提出本实用新型。

发明内容

本实用新型的目的是：解决现有厚膜混合集成电路批量生产的过程中，芯片、相关电子元器件与厚膜基片的粘接过程中质量控制困难的问题。从厚膜基片设计入手，确保芯片、相关电子元器件在厚膜基片上粘接位置及占用面积的精确控制，及防污、防潮能力，提高厚膜基片的可靠性。

为此，本实用新型提供一种高可靠厚膜基片，通过厚膜基片的可靠性设计，在传统的厚膜基片(如图1)的基础上增加绝缘介质覆盖保护层(如图2)，在厚膜基片限制粘接剂的铺展范围，精准控制芯片、相关电子元器件的粘接位置。包括:

基片衬底1，导带2，阻带3，芯片粘接区4，导带键合区5，相关电子元器件焊接区7，绝缘介质覆盖保护区10。

导带2、阻带3、芯片粘接区4、导带键合区5、相关电子元器件焊接区7印刷在基片衬底1上，阻带3的两端联结不同的导带2，导带键合区5、相关电子元器件焊接区7与相应的导带2联结，芯片粘接区4可以与相应的导带2联结，也可以为无联结的独立区域，绝缘介质覆盖保护区10覆盖除粘接、键合及焊接区域的以外的区域。

导带1在厚膜基板上有导电功能，阻带3用于赋予基片特定的电阻功能，芯片粘接区4用于粘接芯片，导带键合区5用于通过键合丝联结芯片键合点或两条导带之间的电气联结，相关电子元器件焊接区7用于焊接相关电子元器件，如电容，电感等元器件，绝缘介质覆盖保护区10用于保护不需要粘接、键合及焊接的区域。在绝缘介质的印刷的过程中，除粘接、键合及焊接的区域外，其余地方全采用印刷(完全保护厚膜基板上电路)。采用印刷的厚膜基片，可以避免粘接短路失效、导带划伤、电路受潮失效等问题，更可以限制粘接剂的划线位置和精准控制芯片和电子元器件的粘接范围。