[发明专利]芯片堆叠封装结构及芯片堆叠封装方法

说明书

本申请涉及能够低成本准确性高地实现芯片堆叠封装的芯片堆叠封装结构以及芯片堆叠封装方法，所述封装结构包括：基底芯片层，包括在正面具有引脚的基底芯片，至少一层堆叠芯片层，依次形成于所述基底芯片层，具有芯片间绝缘层以及贴装于所述芯片间绝缘层且在正面具有多个引脚的至少一个堆叠芯片，所述堆叠芯片的正面朝向基底芯片的正面，以及顶层绝缘层，堆叠于距离所述基底芯片层最远的所述堆叠芯片层；在所述芯片间绝缘层的内部形成有使对应的引脚垂直连通的垂直互连孔，所述对应的引脚指规定的需要进行电连接的引脚，在所述垂直互连孔的内部，形成有将对应的引脚电连接的导电材料层，所述堆叠芯片在贴装于所述芯片间绝缘层之后被减薄减小。

技术领域

本申请涉及半导体封装技术领域，具体而言，涉及芯片堆叠封装结构及芯片堆叠封装方法。

背景技术

在半导体工业中，为了提高芯片的运算能力并使芯片小型化，对电子部件，例如晶体管、二极管、电阻器和电容器等的体积和集成度的要求越来越高，目前芯片尺寸已经小到纳米级。另外，人工智能、物联网、5G、自动驾驶、高性能云计算等技术快速发展，需要实现多种芯片短距离地互连。

为了解决上述问题，3D集成(三维集成)技术受到越来越多的关注和重视。在3D集成技术中，将多层芯片在垂直方向上堆叠，通过预先形成的穿透硅材料的TSV硅通孔将多层芯片之间互连，由此实现多层芯片之间的电信号连接。并且，在3D集成技术中，使用TSV硅通孔实现多层芯片之间互连，并且为了进一步小型化和薄型化，还对芯片进行减薄。

由于在各芯片上预先形成TSV硅通孔，在组装中需要将芯片上的TSV硅通孔准确地对准，使得作业复杂。另外，减薄后的芯片易碎，所以超薄芯片的取放成为比较严重的技术问题。因此，对导致成本提升以及垂直方向上芯片的对准困难。

发明内容

本申请提供一种芯片堆叠封装结构及方法，能够低成本准确性高地实现超薄多芯片的封装。

本申请提供一种芯片堆叠封装结构，包括：基底芯片层，包括在正面具有引脚的基底芯片；至少一层堆叠芯片层，依次形成于所述基底芯片层，具有芯片间绝缘层以及贴装于所述芯片间绝缘层且在正面具有多个引脚的至少一个堆叠芯片；所述堆叠芯片的正面朝向基底芯片的正面；以及顶层绝缘层，堆叠于距离所述基底芯片层最远的所述堆叠芯片层；在所述芯片间绝缘层的内部形成有使对应的引脚垂直连通的垂直互连孔，所述对应的引脚指规定的需要进行电连接的引脚，在所述垂直互连孔的内部，形成有将对应的引脚电连接的导电材料层；所述堆叠芯片在贴装于所述芯片间绝缘层之后被减薄减小，暴露出所述堆叠芯片的引脚的部分区域，以实现堆叠芯片通过引脚与其他芯片进行垂直连接。

可选的，在上述的芯片堆叠封装结构中，在所述垂直互连孔内还具有阻挡层，所述阻挡层形成于所述垂直互连孔的内壁与所述导电材料层之间，防止所述导电材料层的形成材料进入所述芯片间绝缘层的内部。

可选的，在上述的芯片堆叠封装结构中，所述基底芯片层是晶圆或由多个所述基底芯片形成的面板。

可选的，在上述的芯片堆叠封装结构中，俯视观察下，所述基底芯片和所述堆叠芯片处于使对应的引脚在堆叠方向上垂直相对的规定的位置。

可选的，在上述的芯片堆叠封装结构中，所述基底芯片的引脚嵌入与所述基底芯片层相邻的堆叠芯片层的芯片间绝缘层中，所述堆叠芯片的所述引脚嵌入该堆叠芯片所处的堆叠芯片层的芯片间绝缘层中。

可选的，在上述的芯片堆叠封装结构中，所述堆叠芯片层包括两层以上。